JPH03218119A - カウント回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は，ディジタル処理パルスの計数を行うカウン
ト回路の構成に関するものである。

〔従来の技術〕

従来冫同一のクロックを供給して同一波形のパルスを出
力する２つののカウンタの出力を同期させろ装置として
，第３図に示すようなものがあった。この図は特公昭６
３−６７７７５号公報に示されたもので，図において（
１）はフリップフロップ等よりなるカウンタ，（２）は
カウンタ（１１と同一構成のカウンタ，（３）はＮＯＴ
ゲート《６）とＮＡＮＤゲート（７）とＡＮＤゲート（
８）とからなる論理回路である。

また，第４図ａ，ｂはその動作を示すタイミングチャー
トであり，クロックパルスＣＬＫ，カウンタ（１）の出
力信号Ｑｌ，カウンタ｛２）の出力信号Ｑ２，禁止信号
Ｐｓ，カウンタ（２）に入力されるクロックパルスＣＬ
Ｋ　”を示す。

次に動作について説明する。カウンタ（１）はクロック
パルスＣＬＫをクロックパルス入力端子Ｔに入力し，こ
れを計数して出力端子Ｑから出力信号Ｑ１を出力する。

カウンタ（２）はＡＮＤゲート（８）を通したクロック
パルスＣＬＫ　”をクロックパルス入力端子Ｔに入力し
，これを計数して出力端子Ｑから出力信号Ｑ２を出力す
る。出力信号Ｑ１はＮＯＴゲート（６）に入力され，こ
こで反転されて出力信号Ｑ２とともにＮＡＮＤゲート（
７）に入力される。

ＮＡＮＤゲート（７）の出力には出力信号Ｑ１の論理レ
ベルが“Ｌ″レベルでかつ出力信号Ｑ２の論理レベルが
“Ｈ”レベルである期間“Ｌｌ′レベルの禁止信号Ｐｓ
が出力される。上記禁止信号ＰｓはＡＮＤゲート（８）
の一方の入力端子に入力され，これを制御する。

次に上記論理回路（３）によってカウンタ（１）及びカ
ウンタ（２）の同期がとられる動作を，第４図ａ，ｂの
タイミングチャートを用いて説明する。

第４図ａは，カウンタ（１）とカウンタ（２）が同期し
ておらず，出力信号Ｑ２が出力信号Ｑ１より進んでいる
場合を示している。このとき，出力信号Ｑ２の立上がり
時点から出力信号Ｑ１の立上がり時点までは出力信号Ｑ
１が“Ｌ”レベルで出力信号Ｑ２が“Ｈ″レベルであり
，ＮＡＮＤゲート｛７）から上記期間の間禁止信号Ｐｓ
がＡＮＤゲート（８）に入力する。したがってカウンタ
（２）の入力端子Ｔには上記禁止期間のパルスが削除さ
れたクロックパルスＣＬＫ　”が入力され，カウンタ（
２）はカウンタ（１）に比べ上記の削除されたクロック
パルスの数だけ計数が遅れることになる。出力信号Ｑ１
が立ち上がった後は同数のクロックパルスがカウンタ（
１）及びカウンタ（２）にそれぞれ入力されるので，出
力信号Ｑ２は上記禁止期間に相当する時間，すなわち，
出力信号Ｑ１より進んでいた分だけ遅れて出力信号Ｑ１
の立ち下がりと同時に立ち下がり，カウンタ（２）はカ
ウンタ（１）と同期される。

第４図ｂぱ出力信号Ｑ２が出力信号Ｑ１より遅れている
場合を示している。このときも出力信号Ｑ１が“Ｌ”レ
ベルでかつ出力信号Ｑ２が“Ｈ″レベルである期間，Ｎ
ＡＮＤゲート｛７｝から間禁止信号ＰｓがＡＮＤゲート
（８）に入力する。したがってカウンタ（２）の入力端
子Ｔには上記禁止期間のパルスが削除されたクロックパ
ルスＣＬＫ　′が入力され，カウンタ（２）はカウンタ
（１）に比べ上記削除されたクロックパルスの数だけ計
数が遅れることになる。結果的に出力信号Ｑ２は出力信
号Ｑ１より進んだ状態となる。この出力信号Ｑ２の進ん
だ分は上記第２図ａにて説明したとおりに動作し，カウ
ンタ（２）はカウンタ（１）と同期される。

したがって，同一のクロックを供給して同一波形のパル
スを出力する２つのカウンタの出力を同期させることが
できるようになっているものである。

なお，第４図ａ，ｂにおいて出力信号Ｑ２中の破線は，
論理回路（３）が働かなかった場合，つまり禁止信号Ｐ
ｓが゛Ｌ″レベルにならない場合の波形を示している。

〔発明が解決しようとする課題〕

従来のカウント回路は以上のように構成されており，カ
ウンタ（１）の出力信号Ｑ１が“Ｌ”レベルの期間だけ
カウンタ（２）の制御を行うので，２つのＮ進カウンタ
を同期させる場合，最大（２．５Ｎ−１）クロック分の
時間がかかり，同期がとれるまでに長時間を要する。ま
た，カウンタ（２）への入力クロックを一旦ゲートに入
力するので，出力信号Ｑ１に対し，出力信号Ｑ２が，上
記ゲート分だけ遅延する。さらに，３種の機能の異なる
ゲートを使用することで，回路規模が大きくなると言う
欠点があった。

この発明は，上記のような課題を解消するためになされ
たもので，短時間で２つのカウンタの同期を取ることの
できる，上記２つのカウンタの出力信号に遅延差がなく
，回路規模が小さいカウント回路を得ることを目的とす
る。

〔課題を解決するための手段〕

この発明にかかるカウント回路は，同一のクロックを供
給して同一波形のパルスを出力する２つのカウンタを有
し，一方のカウンタの出力と他方のカウンタの出力が異
なる論理状態であることを検出し，パルスを発生するパ
タン検出手段を持ち，上記パルスにより一方のカウンタ
を制御するよう構成したものである。

〔作　用〕

この発明においては，同一のクロックを供給して同一波
形のパルスを出力する２つのカウンタを有するカウント
回路において，一方のカウンタの出力と他方のカウンタ
の出力が異なる論理状態であることを検出し，パルスを
発生するパタン検出手段を持ち，一方のカウンタを，上
記パルスにより制御することにより，上記２つのカウン
タの同期を取る。

〔実施例〕

第１図はこの発明の一実施例を示す接続図であり，（１
）はイネーブル入力端子Ｅを持っカウンタ（例えば標準
的なカウンタＩＣ，ＳＮ７４１６１），（２）は｛１｝
と同一構成（１）　ｔｙ　’ｙ　ン！ｌ　，　（３１　
ハＥ　Ｘ　Ｏ　Ｒ　’１−ト（４１，ＮＯＴゲート（５
）からなる論理回路である。

なお，カウンタ（１）は，クロックパルスルＣＬＫをク
ロックパルス入力端子に入力し，これを計数して出力端
子Ｑから出力信号Ｑ１を出力する。カウンタ（２）はカ
ウンタ（１）に入力するクロックパルスＣＬＫと同一の
クロックパルスＣＬＫをクロックパルス入力端子Ｔに入
力し，これを計数して出力端子Ｑから出力信号Ｑ２を出
力する。出力信号Ｑ１とＱ２はＥＸＯＲゲート（４）に
入力される。ＥＸＯＲゲート｛４｝の出力はＮＯＴゲー
ト（５）に入力されここで反転される。ＮＯＴゲート（
５）の出力には，出力信号Ｑ１の論理レベルと出力信号
Ｑ２の論理レベルが異なる期間“Ｌ”レベルの禁止信号
Ｐｓが出力される。禁止信号Ｐｓはカウンタ（２）のイ
ネーブル入力端子Ｅに入力される。

また第２図ａ，ｂはその動作を示すタイミングチャート
であり，クロックパルスＣＬＫ，カウンタ（１）の出力
信号Ｑｌ，カウンタ（２）の出力信号Ｑ２，禁止信号Ｐ
ｓを示す。

次に動作について第２図ａ，ｂのタイミングチャートを
用いて説明する。

第２図ａは，カウンタ｛１｝とカウンタ（２）が同期し
ておらず，出力信号Ｑ２が出力信号Ｑ１より進んでいる
場合を示している。このとき出力信号Ｑ２の立ち上がり
時点から出力信号Ｑ１の立ち上がり時点までは出力信号
Ｑ１が“Ｌ”レベルで出力信号Ｑ２が“Ｈ″レベルであ
り，ＥＸＯＲゲート（４）から上記期間の間“Ｈ″レベ
ルの信号がＮＯＴゲ−　｝　（５１に入力する。ＮＯＴ
ゲート（５）からは，上記期間の間“Ｌ”レベルの禁止
信号が出力される。

したがってカウンタ（２）のイネーブル人力Ｅには上記
禁止信号が入力され，カウンタ（２）はカウンタ（１）
に比べ上記禁止信号が“Ｌ″レベルの間だけ計数が遅れ
る乙とになる。出力信号Ｑ１が立ち上がった後は禁止信
号が“Ｈ　ＩＩレベルとなりカウンタ（１）及びカウン
タ｛２｝は同様に計数動作を行うので，出力信号Ｑ２は
上記禁止期間に相当する時間，すなわち出力信号Ｑ１よ
り進んでいた分だけ遅れて出力信号Ｑ１の立ち下がりと
同時に立ち下がり，カウンタ（２）はカウンタ（１）と
同期される。

第２図ｂは出力信号Ｑ２が出力信号Ｑ１より遅れている
場合を示している。このときは出力信号Ｑ１が立ち上が
り，“Ｈ”レベルとなっても出力信号Ｑ２は”Ｌ″レベ
ルのままであり，ＥＸＯＲゲート（４）から“Ｈ”レベ
ルの信号がＮＯＴゲート（５）に入力する。ＮＯＴゲー
ト（５）からは，上記期間の間“Ｌ”レベルの禁止信号
Ｅｓが出力される。

したがってカウンタ（２）のイネーブル人力Ｅには上・
記禁止信号が入力され，カウンタ（２）はカウンタ（１
）に比べ上記禁止信号が“Ｌ”レベルの間だけ計数が遅
れる。出力信号Ｑ１が立ち下が抄“Ｌ”レベルとなると
，出力信号Ｑ２は“Ｌ”レベルのままであるから，ＥＸ
ＯＲゲート（４）の出力は“Ｌ　ｕとなり，ＮＯＴゲー
ト（５）の出力の禁止信号Ｐｓは“Ｈ”となりカウンタ
（２）は計数を行う。結果的に出力信号Ｑ２は出力信号
Ｑ１より進んだ状態となる。さらに出力信号Ｑ２が立ち
上がり，出力信号Ｑ１が゜゛Ｌ゜゛レベルでかつ出力信
号Ｑ２が“Ｈ”レベルである期間，ＮＯＴゲート］５）
から禁止信号Ｐｓがカウンタ（２）の入力端子Ｔに入力
されることにより出力信号Ｑ２の進んだ分が補正され，
カウンタ（２）はカウンタ（１）と同期される。

したがって，同一のクロックを供給して同一波形のパル
スを出力する２つのカウンタの出力を同期させることが
できるようになっているものである。

なお，第２図ａ，ｂにおいて出力信号Ｑ２中の破線は，
論理回路（３）が働かなかった場合，つまり禁止信号Ｐ
ｓが“Ｌ”レベルにならない場合の波形を示している。

第２図からわかるようにカウンタ（１）とカウンタ（２
）の出力信号Ｑ１とＱ２のの論理状態が異なるときにカ
ウンタ（２）を制御するため従来回路より短時間で上記
２つのカウンタの同期を取ることができ，２つのＮ進カ
ウンタを同期させる場合，最大（１．５Ｎ−１）クロッ
ク分の時間で同期が取れる。また，第１図からわかるよ
うにカウンタ（１）とカウンタ（２）のクロックパルス
入力端子Ｔに同一のクロックが入力されるため，上記カ
ウンタの出力信号Ｑ１とＱ２間には遅延量の差はない。

さらに，論理回路（３）を２種のゲートで構成できるた
め回路規模が小さくなっている。

なお，上記実施例では，論理回路（３）をＥＸＯＲゲー
ト（４）とＮＯＴゲート｛５｝により構成したが，これ
は同一の機能を持つよう他の論理ゲートにより構成して
も上記実施例と同様の効果がある。また，カウンタ（１
）及び（２）も，イネーブル機能を持つものであればな
んでも良く，例えばフリップフロップ等で構成してもよ
い。

〔発明の効果〕

以上のようにこの発明によれば，同一のクロックを供給
して同一波形のパルスを出力する２つのカウンタを有す
るカウント回路において，一方のカウンタの出力と他方
のカウンタの出力が異なる論理状態であることを検出し
，パルスを発生するパタン検出手段を持ち，上記パルス
により一方のカウンタを制御するよう構成したので，簡
単な構成で短時間で２つのカウンタの同期をとることの
できるカウント回路を得られるという効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例を示す接続図，第２図ｒａ
），　（ｂ）は上記実施例の動作を示すタイミングチャ
ート図，第３図は従来回路を示す接続図，第４図（ａ）
，　（ｂ）は上記従来回路の動作を示すタイミングチャ
ート図である。 図において，（１）及び｛２｝はカウンタ，（３）は論
理回路，（４）はＥＸＯＲゲ−｝，（５）及び（６｝は
ＮＯＴ’７’−ト，（７）はＮＡＮＤゲート，（８）は
ＡＮＤゲート，ＣＬＫはクロックパルス，Ｑｌはカウン
タ｛１）の出力信号，Ｑ２はカウンタ（２）の出力信号
，Ｐｓは禁止信号，ＣＬＫ′はカウンタ（２）に入力さ
れるクロッタパルスである。 なお，各図中同一符号は同一，又は相当部分を示す。 嬉 Ｉ 閤 ｐｓ ＩＩ２ＷＩＡ （α） １Ｉ＋関 ！３ｍ

Claims (1)

【特許請求の範囲】
1. 同一のクロックを供給して同一波形のパルスを出力する
   ２つのカウンタを有し、一方のカウンタの出力と他方の
   カウンタの出力が異なる論理状態であることを検出し、
   パルスを発生するパタン検出手段を持ち、上記パルスに
   より一方のカウンタを制御するよう構成したことを特徴
   とするカウント回路。