JPH03217022A - 半導体装置 - Google Patents
半導体装置Info
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- JPH03217022A JPH03217022A JP1280090A JP1280090A JPH03217022A JP H03217022 A JPH03217022 A JP H03217022A JP 1280090 A JP1280090 A JP 1280090A JP 1280090 A JP1280090 A JP 1280090A JP H03217022 A JPH03217022 A JP H03217022A
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- Japan
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- trench
- wiring
- conductor
- substrate
- insulating film
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- Pending
Links
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
集積回路を構成する半導体装置に関し、大電流用配線を
設ける場合の素子高集積化を容易にさせるために、大電
流用配線を基板の表面段差が過大にならず然も素子高集
積化の阻害にならないものにさせることを目的とし、 半導体基板に形成された素子分離領域に表面が絶縁体か
らなるトレンチと該トレンチを埋めた導電体とを有し、
該導電体が大電流用配線を構成してなるように構成する
。
設ける場合の素子高集積化を容易にさせるために、大電
流用配線を基板の表面段差が過大にならず然も素子高集
積化の阻害にならないものにさせることを目的とし、 半導体基板に形成された素子分離領域に表面が絶縁体か
らなるトレンチと該トレンチを埋めた導電体とを有し、
該導電体が大電流用配線を構成してなるように構成する
。
本発明は、集積回路を構成する半導体装置に係り、特に
、その大電流用配線に関する。
、その大電流用配線に関する。
集積回路を構成する半導体装置では、電源配線（グラン
ド配線を含める）や出力配線などに大きな電流容量を必
要とする場合がある。そして、電流容量を大きくするた
めにはその配線の断面積を大きくする必要がある。
ド配線を含める）や出力配線などに大きな電流容量を必
要とする場合がある。そして、電流容量を大きくするた
めにはその配線の断面積を大きくする必要がある。
従来の大電流用配線は、半導体基板上の絶縁膜の上に形
成されており、基板の表面段差が過大にならないように
配線幅を大きくして断面積を確保している。このため半
導体装置は、大電流用配線を設けた場合に素子の高集積
化が阻害されていた。
成されており、基板の表面段差が過大にならないように
配線幅を大きくして断面積を確保している。このため半
導体装置は、大電流用配線を設けた場合に素子の高集積
化が阻害されていた。
本発明は、集積回路を構成する半導体装置に関し、大電
流用配線を設ける場合の素子高集積化を容易にさせるた
めに、大電流用配線を基板の表面段差が過大にならず然
も素子高集積化の阻害にならないものにさせることを目
的とする。
流用配線を設ける場合の素子高集積化を容易にさせるた
めに、大電流用配線を基板の表面段差が過大にならず然
も素子高集積化の阻害にならないものにさせることを目
的とする。
上記目的は、半導体基板に形成された素子分離領域に表
面が絶縁体からなるトレンチと該トレンチを埋めた導電
体とを有し、該導電体が大電流用配線を構成してなる本
発明の半導体装置によって達成される。
面が絶縁体からなるトレンチと該トレンチを埋めた導電
体とを有し、該導電体が大電流用配線を構成してなる本
発明の半導体装置によって達成される。
上記大電流用配線は、上記トレンチを埋めてなることか
ら基板の表面段差を過大にさせることがない。然もトレ
ンチが素子分離領域に位置するので素子の高集積化を阻
害することがない。
ら基板の表面段差を過大にさせることがない。然もトレ
ンチが素子分離領域に位置するので素子の高集積化を阻
害することがない。
そしてトレンチ幅を格別に広げなくとも、トレンチ深さ
を適宜にすることにより断面積が確保されて所要の電流
容量を得ることができる。
を適宜にすることにより断面積が確保されて所要の電流
容量を得ることができる。
？実施例〕
以下本発明の実施例についてその製造工程をも含め第１
図（ａ）〜（ｅ）の側面図を用いて説明する。
図（ａ）〜（ｅ）の側面図を用いて説明する。
第１図に示す実施例は、半導体基板としてＳＯ１ （Ｓ
ｅｍｉｃｏｎｄｕｃｔｏｒ Ｏｎ Ｉｎｓｕｌａｔｏｒ
）基板を用いた場合の一例である。
ｅｍｉｃｏｎｄｕｃｔｏｒ Ｏｎ Ｉｎｓｕｌａｔｏｒ
）基板を用いた場合の一例である。
第１図において、先ず（ａ）を参照して、素子形成用Ｓ
ｔ層１ａ，その下のＳｉ０２絶縁層１ｂ及びその下のＳ
ｉ基体１ｃからなるＳＯＩ基板１に、通常の工程により
、ＳｉＯ■フィールド絶縁膜２、ＳｉＯ■ゲート絶縁膜
３、ゲート電極４、ソース・ドレイン領域５、ＰＳＣ層
間絶縁膜６、を形成する。素子分Ｍ６Ｎ域は７で示され
る。
ｔ層１ａ，その下のＳｉ０２絶縁層１ｂ及びその下のＳ
ｉ基体１ｃからなるＳＯＩ基板１に、通常の工程により
、ＳｉＯ■フィールド絶縁膜２、ＳｉＯ■ゲート絶縁膜
３、ゲート電極４、ソース・ドレイン領域５、ＰＳＣ層
間絶縁膜６、を形成する。素子分Ｍ６Ｎ域は７で示され
る。
次いでい）を参照して、ホトリソグラフィ技術により、
底面が絶縁層１ｂに達するトレンチ８を素子分離領域７
に形成する。トレンチ８形成のエッチングは、ＲＩＢ
（反応性イオンエッチング）で行い、眉間絶縁膜６及び
フィールド絶縁膜２に対する際とＳｉ層１ａに対する際
でそれぞれに適したエッチャントを使い分ける。
底面が絶縁層１ｂに達するトレンチ８を素子分離領域７
に形成する。トレンチ８形成のエッチングは、ＲＩＢ
（反応性イオンエッチング）で行い、眉間絶縁膜６及び
フィールド絶縁膜２に対する際とＳｉ層１ａに対する際
でそれぞれに適したエッチャントを使い分ける。
次いで（Ｃ）を参照して、熱酸化により、トレンチ８内
のＳｉ層１ａ露出表面にＳｉＯ２絶縁膜９を形成する。
のＳｉ層１ａ露出表面にＳｉＯ２絶縁膜９を形成する。
これによりトレンチ８は表面のすべてが絶縁体となる。
次いで（ｄ）を参照して、通常の方法により、トレンチ
８が十分に埋まるまでＡＩ（アルミニウム）を堆積し、
公知の方法により表面を平坦化して、■からなり層間絶
縁膜６上の厚さが薄い導電体層１０を形成する。
８が十分に埋まるまでＡＩ（アルミニウム）を堆積し、
公知の方法により表面を平坦化して、■からなり層間絶
縁膜６上の厚さが薄い導電体層１０を形成する。
次いで（ｅ）を参照して、ホトリソグラフィ技術により
、トレンチ８上部分が残るように導電体層１０を除去し
て、所望の大電流用配線１１を形成する。
、トレンチ８上部分が残るように導電体層１０を除去し
て、所望の大電流用配線１１を形成する。
その後は、通常の工程により、ＰＳＧ絶縁膜１２の堆積
、所要箇所の窓明け、ＡＩ配線工３の形成、などを経て
半導体装置を完成させる。その際、八１配線１３の中の
所要のものは大電流用配線１１に接続する。
、所要箇所の窓明け、ＡＩ配線工３の形成、などを経て
半導体装置を完成させる。その際、八１配線１３の中の
所要のものは大電流用配線１１に接続する。
この大電流用配線ｌ１は、トレンチ８を埋めてなること
から基板の表面段差を過大にさせることがなく、然もト
レンチ８が素子分離領域７に位置するので素子の高集積
化を阻害することがない。そしてトレンチ８の幅を格別
に広げなくとも、その深さを適宜にすることにより断面
積が確保されて所要の電流容量を得ることができる。
から基板の表面段差を過大にさせることがなく、然もト
レンチ８が素子分離領域７に位置するので素子の高集積
化を阻害することがない。そしてトレンチ８の幅を格別
に広げなくとも、その深さを適宜にすることにより断面
積が確保されて所要の電流容量を得ることができる。
即ち、上記実施例では、トレンヂ８の深さをＳＯＩ基板
１の絶縁層１ｂに合わせたが、大電流用配線１１の電流
容量に余裕がある場合はトレンチ８の深さをより浅くし
ても良く、電流容量が不足の場合はより深くすれば良い
。その際トレンチ８の底面にＳｔが露出しても上記（Ｃ
）の工程でその露出表面が絶縁体となる。
１の絶縁層１ｂに合わせたが、大電流用配線１１の電流
容量に余裕がある場合はトレンチ８の深さをより浅くし
ても良く、電流容量が不足の場合はより深くすれば良い
。その際トレンチ８の底面にＳｔが露出しても上記（Ｃ
）の工程でその露出表面が絶縁体となる。
また、大電流用配線１１を複数に分割してそれぞれの用
途を別にしたい場合には、（ハ）の工程においてトレン
チ８を分割すれば良い。
途を別にしたい場合には、（ハ）の工程においてトレン
チ８を分割すれば良い。
なお、上記実施例は半導体基板をＳＯＩ基板１にした場
合の一例であり、その半導体基板がＳＯＳ （Ｓｅｍｉ
ｃｏｎｄｕｃｔｏｒ Ｏｎ Ｓａｐｐｈｉｒｅ）基板や
通常のＳｔ基板であっても良いこと、その半導体がＳｔ
以外のものであっても良いこと、及び、大電流用配線１
１の材料がＡＩに限定されないことは、上述の説明から
容易に理解されよう。また、大電流用配線１１の形成方
法は実施例の工程に限定されるものではない。
合の一例であり、その半導体基板がＳＯＳ （Ｓｅｍｉ
ｃｏｎｄｕｃｔｏｒ Ｏｎ Ｓａｐｐｈｉｒｅ）基板や
通常のＳｔ基板であっても良いこと、その半導体がＳｔ
以外のものであっても良いこと、及び、大電流用配線１
１の材料がＡＩに限定されないことは、上述の説明から
容易に理解されよう。また、大電流用配線１１の形成方
法は実施例の工程に限定されるものではない。
以上説明したように本発明の構成によれば、集積回路を
構成する半導体装置に関し、大電流用配線を基板の表面
段差が過大にならず然も素子高集積化の阻害にならない
ものにさせることができて、大電流用配線を設ける半導
体装置の素子高集積化を容易にさせる効果がある。
構成する半導体装置に関し、大電流用配線を基板の表面
段差が過大にならず然も素子高集積化の阻害にならない
ものにさせることができて、大電流用配線を設ける半導
体装置の素子高集積化を容易にさせる効果がある。
第１図（ａ）〜（ｅ）は実施例及びその製造工程を説明
するための側面図、 である。 図において、 １は半導体基板であるＳｏｌ ２はＳｉＯｉフィールド絶縁膜、 ３はＳｉＯｚゲート絶縁膜 基板、 ？はゲート電極 ５はソース・ドレイン領域 ６はｐｓｃ層間絶縁膜 ７は素子分離領域、 ８はトレンチ、 ９はＳｉＯ■絶縁膜、 １０は八ｌ導電体層、 １１はＡＩの大電流用配線、 １２はＰＳＧ絶縁膜 １３はＡＩ配線、 である。 実胞例反びそＣ 第 ）製造工程を説明するための側面図 １ 図（その２） −１１６一
するための側面図、 である。 図において、 １は半導体基板であるＳｏｌ ２はＳｉＯｉフィールド絶縁膜、 ３はＳｉＯｚゲート絶縁膜 基板、 ？はゲート電極 ５はソース・ドレイン領域 ６はｐｓｃ層間絶縁膜 ７は素子分離領域、 ８はトレンチ、 ９はＳｉＯ■絶縁膜、 １０は八ｌ導電体層、 １１はＡＩの大電流用配線、 １２はＰＳＧ絶縁膜 １３はＡＩ配線、 である。 実胞例反びそＣ 第 ）製造工程を説明するための側面図 １ 図（その２） −１１６一
Claims (1)
- 半導体基板に形成された素子分離領域に表面が絶縁体か
らなるトレンチと該トレンチを埋めた導電体とを有し、
該導電体が電源配線または出力配線を構成してなること
を特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1280090A JPH03217022A (ja) | 1990-01-23 | 1990-01-23 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1280090A JPH03217022A (ja) | 1990-01-23 | 1990-01-23 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03217022A true JPH03217022A (ja) | 1991-09-24 |
Family
ID=11815469
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1280090A Pending JPH03217022A (ja) | 1990-01-23 | 1990-01-23 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03217022A (ja) |
-
1990
- 1990-01-23 JP JP1280090A patent/JPH03217022A/ja active Pending
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