JPH03215836A - 光電子記憶装置 - Google Patents
光電子記憶装置Info
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- JPH03215836A JPH03215836A JP2011312A JP1131290A JPH03215836A JP H03215836 A JPH03215836 A JP H03215836A JP 2011312 A JP2011312 A JP 2011312A JP 1131290 A JP1131290 A JP 1131290A JP H03215836 A JPH03215836 A JP H03215836A
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- 230000005693 optoelectronics Effects 0.000 claims description 15
- 239000000758 substrate Substances 0.000 description 10
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- 230000007704 transition Effects 0.000 description 3
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
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Landscapes
- Semiconductor Memories (AREA)
- Led Devices (AREA)
- Photo Coupler, Interrupter, Optical-To-Optical Conversion Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、光信号によって入出力を行う光電子記憶装置
の構成に関するものである。
の構成に関するものである。
従来の技術
光信号によって入出力を行う光電子記憶装置と３べ
しては、例えば特願昭６０−１８４０４γ号公報に示さ
れている画像記憶装置がある。本装置は発光素子と発光
素子からの発光を受光するフォトトランジスタとが直列
に接続された光双安定回路を基板上にアレイ状に並べた
ものであり、光信号によって入力された二次元パターン
を記憶して光信号として出力する画像記憶装置として機
能する。
れている画像記憶装置がある。本装置は発光素子と発光
素子からの発光を受光するフォトトランジスタとが直列
に接続された光双安定回路を基板上にアレイ状に並べた
ものであり、光信号によって入力された二次元パターン
を記憶して光信号として出力する画像記憶装置として機
能する。
本機能は、光入力によってオン状態となって自ら発光し
、入力光を止めてもオン状態を維持して出力光を出し続
けるという光双安定回路の特性を用いたものである。記
憶内容をリセソトする際には電源電圧を一旦０にする。
、入力光を止めてもオン状態を維持して出力光を出し続
けるという光双安定回路の特性を用いたものである。記
憶内容をリセソトする際には電源電圧を一旦０にする。
また、リセットせずに別の光信号を入力した場合には最
初に入力した光信号との論理和が出力されるので、二次
元パターンの論理和演算が可能である。
初に入力した光信号との論理和が出力されるので、二次
元パターンの論理和演算が可能である。
上記画像記憶装置では、電源電圧を０にすることで記憶
内容をリセットするので、個々の光双安定回路を選択的
にオフすることはできない。この点を改良して光信号に
よって光双安定回路をオフできるようにしたのが、特願
昭６０−１５１５７８号公報に示されている光記憶装置
である。本装置では光双安定回路に並列に第２のフォト
トランジスタを接続しており、第２のフォトトランジス
タに光を入力することで光双安定回路をオフすることが
できる。本装置の具体的構造は第５図のようになってお
り、半導体基板１上に積層された第１コレクタ層２，第
１ベース層３，エミッタ層４によって第２の７ォトトラ
ンジヌタ５が構成されており、エミッタ層４，第２ベー
ス層６，第２コレクタ層了，活性層８，クラッド層９に
よって光双安定回路１ｏが構成されている。
内容をリセットするので、個々の光双安定回路を選択的
にオフすることはできない。この点を改良して光信号に
よって光双安定回路をオフできるようにしたのが、特願
昭６０−１５１５７８号公報に示されている光記憶装置
である。本装置では光双安定回路に並列に第２のフォト
トランジスタを接続しており、第２のフォトトランジス
タに光を入力することで光双安定回路をオフすることが
できる。本装置の具体的構造は第５図のようになってお
り、半導体基板１上に積層された第１コレクタ層２，第
１ベース層３，エミッタ層４によって第２の７ォトトラ
ンジヌタ５が構成されており、エミッタ層４，第２ベー
ス層６，第２コレクタ層了，活性層８，クラッド層９に
よって光双安定回路１ｏが構成されている。
光双安定回路をオン，オフするだめの入力光は半導体基
板１側から入射されるが、第１ベース層のバンドギャソ
プは、第２ベース層のバンドギャップよりも大きく、そ
れぞれのバンドギャップに対応する波長をλ１，λ２と
した場合、λ１〈λＯＮ≦λ２を満たす波長λＯＮの入
力光は第１ベース層を透過して第２ベース層で吸収され
る。すなわち、波長λＯＮの入力光によって光双安定回
路をオンすることができる。一方、λｏｒｒ≦λマを満
たす波長５ベーヲ λＯＦＦの光は第１ベース層で吸収されるので、波長λ
ＯＦＦの入力光によって光双安定回路をオフすることが
できる。
板１側から入射されるが、第１ベース層のバンドギャソ
プは、第２ベース層のバンドギャップよりも大きく、そ
れぞれのバンドギャップに対応する波長をλ１，λ２と
した場合、λ１〈λＯＮ≦λ２を満たす波長λＯＮの入
力光は第１ベース層を透過して第２ベース層で吸収され
る。すなわち、波長λＯＮの入力光によって光双安定回
路をオンすることができる。一方、λｏｒｒ≦λマを満
たす波長５ベーヲ λＯＦＦの光は第１ベース層で吸収されるので、波長λ
ＯＦＦの入力光によって光双安定回路をオフすることが
できる。
発明が解決しようとする課題
上記光記憶装置では光双安定回路をオンするだめの入力
光とオフするだめの入力光の波長が異なるために、一つ
の双安定回路をオン，オフするために二つの入力用光源
を用いる必要がある。また、第１のフォトトランジスタ
への入力光と第２のフォトトランジスタへの入力光を波
長によって区別せず、空間的に区別したとしてもやはり
二つの入力用光源を用いる必要がある。本発明は、同一
の入力光によって光双安定回路をオン，オフすることが
可能な光電子記憶装置の構造を提供しようとするもので
ある。
光とオフするだめの入力光の波長が異なるために、一つ
の双安定回路をオン，オフするために二つの入力用光源
を用いる必要がある。また、第１のフォトトランジスタ
への入力光と第２のフォトトランジスタへの入力光を波
長によって区別せず、空間的に区別したとしてもやはり
二つの入力用光源を用いる必要がある。本発明は、同一
の入力光によって光双安定回路をオン，オフすることが
可能な光電子記憶装置の構造を提供しようとするもので
ある。
また、上記画像記憶装置によって二次元パターンの論理
和演算が行えるが、パターン照合等への応用を考えると
排他的論理和演算を行う必要がある。本発明によれば、
二次元パターンの排他的論理和演算が可能な光電子記憶
装置を実現できる。
和演算が行えるが、パターン照合等への応用を考えると
排他的論理和演算を行う必要がある。本発明によれば、
二次元パターンの排他的論理和演算が可能な光電子記憶
装置を実現できる。
６ ベー／
課題を解決するための手段
本発明は上記課題を解決するために、
（１）発光素子と前記発光素子からの発光を受光する第
１のフォトトランジスタが直列に接続された光双安定回
路と、前記光双安定回路に並列に接続された前記発光素
子からの発光を受光しない第２のフォトトランジスタと
、前記光双安定回路に直列に接続された負荷抵抗と、前
記光双安定回路と前記負荷抵抗の直列接続回路に可変な
電圧を印加する電源と、前記第１および第２のフォトト
ランジスタに同一の入力光を入射する光源とを含む構成
、あるいは、 ？）第１の発光素子と前記第１の発光素子からの発光を
受光する第１のフォトトランジスタが直列に接続された
第１の光双安定回路と前記第１の光双安定回路に並列に
接続された前記第１の発光素子からの発光を受光しない
第２のフォトトランジスタと前記第１の光双安定回路に
直列に接続された第１の負荷抵抗とを含む第１の記憶セ
ルと、第２の発光素子と前記第２の発光素７べ 子からの発光を受光する第３のフォ｝｝ランジスタが直
列に接続された第２の光双安定回路と前記第２の光双安
定回路に並列に接続された前記第２の発光素子からの発
光を受光しない第４のフォトトランジスタと前記第２の
光双安定回路に直列に接続された第２の負荷抵抗とを含
む第２の記憶セノレト、前記第１および第４のフォトト
ランジスタに第１の入力光を入射する第１の光源と、前
記第２および第３のフォトトランジスタに第２の入力光
を入射する第２の光源とを含む構成で光電子記憶装置を
構成するというものである。
１のフォトトランジスタが直列に接続された光双安定回
路と、前記光双安定回路に並列に接続された前記発光素
子からの発光を受光しない第２のフォトトランジスタと
、前記光双安定回路に直列に接続された負荷抵抗と、前
記光双安定回路と前記負荷抵抗の直列接続回路に可変な
電圧を印加する電源と、前記第１および第２のフォトト
ランジスタに同一の入力光を入射する光源とを含む構成
、あるいは、 ？）第１の発光素子と前記第１の発光素子からの発光を
受光する第１のフォトトランジスタが直列に接続された
第１の光双安定回路と前記第１の光双安定回路に並列に
接続された前記第１の発光素子からの発光を受光しない
第２のフォトトランジスタと前記第１の光双安定回路に
直列に接続された第１の負荷抵抗とを含む第１の記憶セ
ルと、第２の発光素子と前記第２の発光素７べ 子からの発光を受光する第３のフォ｝｝ランジスタが直
列に接続された第２の光双安定回路と前記第２の光双安
定回路に並列に接続された前記第２の発光素子からの発
光を受光しない第４のフォトトランジスタと前記第２の
光双安定回路に直列に接続された第２の負荷抵抗とを含
む第２の記憶セノレト、前記第１および第４のフォトト
ランジスタに第１の入力光を入射する第１の光源と、前
記第２および第３のフォトトランジスタに第２の入力光
を入射する第２の光源とを含む構成で光電子記憶装置を
構成するというものである。
作用
本発明の光電子記憶装置は発光素子と第１のフォトトラ
ンジスタを直列に接続した光双安定回路と第２のフォト
トランジスタを並列に接続し、さらに負荷抵抗を直列に
接続したものである。本回路構成は特願昭６０−１５１
５・７８号公報に示されている光記憶装置と同一である
が、第１のフォトトランジヌタと第２のフォトトランジ
スタに同じ入力光を入射する点が従来と異なっている。
ンジスタを直列に接続した光双安定回路と第２のフォト
トランジスタを並列に接続し、さらに負荷抵抗を直列に
接続したものである。本回路構成は特願昭６０−１５１
５・７８号公報に示されている光記憶装置と同一である
が、第１のフォトトランジヌタと第２のフォトトランジ
スタに同じ入力光を入射する点が従来と異なっている。
第１のフォトトランジスタと第２のフォトトランジスタ
に同時に光を入射すると、光双安定回路がオンする場合
とオフする場合とがある。光双安定回路がオンするかオ
フするかは、第１のフォトトランジスタと第２のフォト
トランジスタの等価的な利得、負荷抵抗の大きさ、およ
び回路全体に印加するバイアス電圧の大きさに依存する
。ここで、フォトトランジスタの等価的な利得および負
荷抵抗の大きさを適当に選ぶと、バイアス電圧の大きさ
によって光双安定回路のオン，オフを制呻できる。すな
わち、バイアヌ電圧を変化させることで、同一の入力光
を用いて光双安定回路をオンあるいはオフすることがで
きる。
に同時に光を入射すると、光双安定回路がオンする場合
とオフする場合とがある。光双安定回路がオンするかオ
フするかは、第１のフォトトランジスタと第２のフォト
トランジスタの等価的な利得、負荷抵抗の大きさ、およ
び回路全体に印加するバイアス電圧の大きさに依存する
。ここで、フォトトランジスタの等価的な利得および負
荷抵抗の大きさを適当に選ぶと、バイアス電圧の大きさ
によって光双安定回路のオン，オフを制呻できる。すな
わち、バイアヌ電圧を変化させることで、同一の入力光
を用いて光双安定回路をオンあるいはオフすることがで
きる。
次に、排他的論理和演算を行う方法について述べる。第
１の発光素子と第１のフォトトランジスタを直列に接続
した第１の光双安定回路と第２のフォトトランジスタを
並列に接続し、さらに第１の負荷抵抗を直列に接続した
回路を第１の記憶セルとし、第２の発光素子と第３のフ
ォトトランジスタを直列に接続した第２の光双安定回路
と第４９べ の７才｝Ｉ−ランジスタを並列に接続し、さらに第２の
負荷抵抗を直列に接続した回路を第２の記・障セノレと
する。第１の記憶セｌレと第２の記憶セノレを並べて配
置し、第１のフォトトランジヌタと第４のフォトトラン
ジスタには同時に第１の入力光が入射され、第２のフォ
トトランジスタと第３のフォトトランジスタには同時に
第２の入力光が入射されるようにする。ここで、第１
，第２の記憶セル共に２個のフォ｝ｌ−ランジスタに同
時に光が入射された場合、光双安定回路がオフするよう
にしておく。この場合、第１の光双安定回路は、第１の
入力光がオンで第２の入力光がオフの場合のみオンされ
る。また、第２の光双安定回路は、第１の入力光がオフ
で第２の入力光がオンの場合のみオンされる。すなわち
、第１の入力光と第２の入力光のオン，オフが一致して
いる場合には光双安定回路は共にオフ状態で出力光は出
力されず、入力光のオン，オフが一致しない場合にはい
ずれかの光双安定回路から出力光が出力されるという排
他的論理和演算が可能である。
１の発光素子と第１のフォトトランジスタを直列に接続
した第１の光双安定回路と第２のフォトトランジスタを
並列に接続し、さらに第１の負荷抵抗を直列に接続した
回路を第１の記憶セルとし、第２の発光素子と第３のフ
ォトトランジスタを直列に接続した第２の光双安定回路
と第４９べ の７才｝Ｉ−ランジスタを並列に接続し、さらに第２の
負荷抵抗を直列に接続した回路を第２の記・障セノレと
する。第１の記憶セｌレと第２の記憶セノレを並べて配
置し、第１のフォトトランジヌタと第４のフォトトラン
ジスタには同時に第１の入力光が入射され、第２のフォ
トトランジスタと第３のフォトトランジスタには同時に
第２の入力光が入射されるようにする。ここで、第１
，第２の記憶セル共に２個のフォ｝ｌ−ランジスタに同
時に光が入射された場合、光双安定回路がオフするよう
にしておく。この場合、第１の光双安定回路は、第１の
入力光がオンで第２の入力光がオフの場合のみオンされ
る。また、第２の光双安定回路は、第１の入力光がオフ
で第２の入力光がオンの場合のみオンされる。すなわち
、第１の入力光と第２の入力光のオン，オフが一致して
いる場合には光双安定回路は共にオフ状態で出力光は出
力されず、入力光のオン，オフが一致しない場合にはい
ずれかの光双安定回路から出力光が出力されるという排
他的論理和演算が可能である。
１ｏべ
実施例
第１図は本発明の一実施例の光電子記憶装置の断面図で
ある。半絶縁性ＩｎＰよシなる半導体基板１１上にｎ型
ＩｎＰｊｐなるエミッタ層１２が積層されておシ、エミ
ッタ層１２の一部領域上にｐ型ＩｎＧａ▲ｓＰ（バンド
ギャップ波長λ／＝１．３μｍ）よりなるベース層１３
、ｎ型ＩｎＰよ）なるコレクタ層１４が積層されて第１
の７ォトトランンヌタ１５が構成されている。さらに、
その上にＩｎＧａＡｓＰ（λ１ ＝ １．３ μｍ ）
よシなる活性層１６およびｐｍｌｎＰよシなるクラッド
層１７が積層されて、発光素子１８が構成されている。
ある。半絶縁性ＩｎＰよシなる半導体基板１１上にｎ型
ＩｎＰｊｐなるエミッタ層１２が積層されておシ、エミ
ッタ層１２の一部領域上にｐ型ＩｎＧａ▲ｓＰ（バンド
ギャップ波長λ／＝１．３μｍ）よりなるベース層１３
、ｎ型ＩｎＰよ）なるコレクタ層１４が積層されて第１
の７ォトトランンヌタ１５が構成されている。さらに、
その上にＩｎＧａＡｓＰ（λ１ ＝ １．３ μｍ ）
よシなる活性層１６およびｐｍｌｎＰよシなるクラッド
層１７が積層されて、発光素子１８が構成されている。
また、エミッタ層１２の別の一部領域上にはベース層１
３およびコレクタ層１４のみが積層されて、第２のフォ
トトランジヌタ１９が構成されている。さらに、エミッ
タ層１２の残シの一部領域は負荷抵抗２０として機能す
る。発光素子１８のクラッド層１７、第２のフォトトラ
ンジヌタ１９のコレクタ層１４、および負荷抵抗２０の
上には、第１の電極２１、第２の電極２２および第３の
電極２３が１１ペー７ 形成されている。第１の電極２１と第２の電極２２は配
線２４によクて接続されており、配線２４と第３の電極
２３の間に可変なバイアス電圧が印加される。また、半
導体基板１１の外部に波長１．３μｍの光源２６が設け
られており、入力光２６が第１および第２のフォトトラ
ンジスタ１５，１９のベース層１３に入射する。
３およびコレクタ層１４のみが積層されて、第２のフォ
トトランジヌタ１９が構成されている。さらに、エミッ
タ層１２の残シの一部領域は負荷抵抗２０として機能す
る。発光素子１８のクラッド層１７、第２のフォトトラ
ンジヌタ１９のコレクタ層１４、および負荷抵抗２０の
上には、第１の電極２１、第２の電極２２および第３の
電極２３が１１ペー７ 形成されている。第１の電極２１と第２の電極２２は配
線２４によクて接続されており、配線２４と第３の電極
２３の間に可変なバイアス電圧が印加される。また、半
導体基板１１の外部に波長１．３μｍの光源２６が設け
られており、入力光２６が第１および第２のフォトトラ
ンジスタ１５，１９のベース層１３に入射する。
本実施例の等価回路を第２図に示す。発光素子１８と第
１のフォトトランジヌタ１５が直列に接続され、光双安
定回路２７が構成されている。これに並列に第２のフォ
トトランジスタ１９が接続され、直列に負荷抵抗２０が
接続されている。本回路の電圧一電流特性を第３図に示
す。第１および第２のフォトトランジスタ１５．１９に
入力光２６を入射しない場合には図中の実線となり、入
射した場合には破線となる。また、図中Ａ，Ａ’，、Ｂ
，Ｃ，Ｄ，Ｄ’は回路の動作点であり、Ａ，Ａ’，Ｂは
光双安定回路がオフの状態、Ｃ ， Ｄ ， Ｄ’はオ
ンの状態に対応している。まず、入力光２６を入射しな
い場合について考えると、Ａ ，Ｂ ，Ｃ ，Ｄのすぺ
での点が動作点として存在するので、バイアス電圧をＡ
−Ｂ間（Ｃ−Ｄ間）で変化させても、光双安定回路のオ
ン，オフは変化しない。次に、バイアス点をＢ点として
入力光を入射すると、Ｂ点は動作点として存在しなくな
９、動作点がＤ′点に移り、入力光の入射を止めるとＤ
点に移る。すなわち、入力光を入射することで光双安定
回路はオン状態に遷移する。一方、バイアス点をＣ点と
して入力光を入射すると、Ｃ点は動作点として存在しな
くなり、動作点がＡ′点に移り、入力光の入射を止める
とＡ点に移る。すなわち、入力光を入射することで光双
安定回路はオフ状態に遷移する。
１のフォトトランジヌタ１５が直列に接続され、光双安
定回路２７が構成されている。これに並列に第２のフォ
トトランジスタ１９が接続され、直列に負荷抵抗２０が
接続されている。本回路の電圧一電流特性を第３図に示
す。第１および第２のフォトトランジスタ１５．１９に
入力光２６を入射しない場合には図中の実線となり、入
射した場合には破線となる。また、図中Ａ，Ａ’，、Ｂ
，Ｃ，Ｄ，Ｄ’は回路の動作点であり、Ａ，Ａ’，Ｂは
光双安定回路がオフの状態、Ｃ ， Ｄ ， Ｄ’はオ
ンの状態に対応している。まず、入力光２６を入射しな
い場合について考えると、Ａ ，Ｂ ，Ｃ ，Ｄのすぺ
での点が動作点として存在するので、バイアス電圧をＡ
−Ｂ間（Ｃ−Ｄ間）で変化させても、光双安定回路のオ
ン，オフは変化しない。次に、バイアス点をＢ点として
入力光を入射すると、Ｂ点は動作点として存在しなくな
９、動作点がＤ′点に移り、入力光の入射を止めるとＤ
点に移る。すなわち、入力光を入射することで光双安定
回路はオン状態に遷移する。一方、バイアス点をＣ点と
して入力光を入射すると、Ｃ点は動作点として存在しな
くなり、動作点がＡ′点に移り、入力光の入射を止める
とＡ点に移る。すなわち、入力光を入射することで光双
安定回路はオフ状態に遷移する。
このように、本回路では入力光を入射した場合に、オン
状態に遷移するかオフ状態に遷移するかがバイアス点を
変化させることによって制御されるので、同一の入力光
によって光双安定回路をオン，オフすることが可能であ
る。
状態に遷移するかオフ状態に遷移するかがバイアス点を
変化させることによって制御されるので、同一の入力光
によって光双安定回路をオン，オフすることが可能であ
る。
第４図は本発明の第２の実施例の光電子記憶装置の平面
図である。半導体基板２７上に形成された第１の発光素
子と第１のフォトトランジスタを１３ベーノ 直列に接続した第１の光双安定回路２８、第２のフォト
トランジスタ２９、および第１の負荷抵抗３ｏによって
第１の記憶セノレ３１が構成されており、第２の発光素
子と第３のフォトトランジスタを直列に接続した第２の
光双安定回路３２、第４のフォトトランジスタ３３、お
よび第２の負荷抵抗３４によって第２の記憶セ）ｖ３５
が構成されている。第１および第２の記憶セ／７３１，
３５の断面構造は、第１図で半導体基板１１上に集積さ
れた回路と同様であシ、それぞれの等価回路は第２図の
等価回路と同様である。本実施例が、第１の実施例と異
なるのは、それぞれの記憶セｌレの２個のフォトトラン
ジスタに同一の入力光を入射するのではなく、第１のフ
ォトトランジスタと第４のフォトトランジスタに第１の
入力光３６が入射され、第２のフォトトランジスタと第
３のフォトトランジスタに第２の入力光３７が入射され
る点である。第１および第２の入力光３６ ．３７は、
半導体基板２７の外部に設けられた光源から入射される
。
図である。半導体基板２７上に形成された第１の発光素
子と第１のフォトトランジスタを１３ベーノ 直列に接続した第１の光双安定回路２８、第２のフォト
トランジスタ２９、および第１の負荷抵抗３ｏによって
第１の記憶セノレ３１が構成されており、第２の発光素
子と第３のフォトトランジスタを直列に接続した第２の
光双安定回路３２、第４のフォトトランジスタ３３、お
よび第２の負荷抵抗３４によって第２の記憶セ）ｖ３５
が構成されている。第１および第２の記憶セ／７３１，
３５の断面構造は、第１図で半導体基板１１上に集積さ
れた回路と同様であシ、それぞれの等価回路は第２図の
等価回路と同様である。本実施例が、第１の実施例と異
なるのは、それぞれの記憶セｌレの２個のフォトトラン
ジスタに同一の入力光を入射するのではなく、第１のフ
ォトトランジスタと第４のフォトトランジスタに第１の
入力光３６が入射され、第２のフォトトランジスタと第
３のフォトトランジスタに第２の入力光３７が入射され
る点である。第１および第２の入力光３６ ．３７は、
半導体基板２７の外部に設けられた光源から入射される
。
１４ベーノ
本実施例では、第１および第２の記憶セノレ３１，３５
のバイアス電圧を２個のフォトトランジスタに同時に光
が入射された場合、光双安定回路がオフするように設定
しておく。この場合、第１の光双安定回路２８は、第１
の入力光３６がオンで第２の入力光３７がオフの場合の
みオンされる。また、第２の光双安定回路３２は、第１
の入力光３６がオフで第２の入力光３７がオンの場合の
みオンされる。すなわち、第１の入力光と第２の入力光
のオン，オフが一致している場合には光双安定回路は共
にオフ状態で出力光は出力されず、入力光のオン，オフ
が一致しない場合にはいずれかの光双安定回路から出力
光が出力されるという排他的論理和演算が可能である。
のバイアス電圧を２個のフォトトランジスタに同時に光
が入射された場合、光双安定回路がオフするように設定
しておく。この場合、第１の光双安定回路２８は、第１
の入力光３６がオンで第２の入力光３７がオフの場合の
みオンされる。また、第２の光双安定回路３２は、第１
の入力光３６がオフで第２の入力光３７がオンの場合の
みオンされる。すなわち、第１の入力光と第２の入力光
のオン，オフが一致している場合には光双安定回路は共
にオフ状態で出力光は出力されず、入力光のオン，オフ
が一致しない場合にはいずれかの光双安定回路から出力
光が出力されるという排他的論理和演算が可能である。
なお、以上の実施例では半導体材料を
ＩｎＧａＡｓＰ／ＩｎＰ系としたが、本発明がＡＩＧａ
Ａｓ／ＧａＡｓ系、Ｉ ｎ Ｇ ａ Ａ ｓ ／ｌｎＡ
ＩＡｓ／ Ｉ ｎ Ｐ系等の他の材料を用いても実施で
きることは言うまでもない。
Ａｓ／ＧａＡｓ系、Ｉ ｎ Ｇ ａ Ａ ｓ ／ｌｎＡ
ＩＡｓ／ Ｉ ｎ Ｐ系等の他の材料を用いても実施で
きることは言うまでもない。
発明の効果
１６ ベーノ
以上述べてきたことから明らかなように、本発明の光電
子記憶装置によれば同一の入力光によって光双安定回路
をオン，オフすることが可能な光電子記憶装置、あるい
は二次元パターンの排他的論理和演算が可能な光電子記
憶装置を実現できる。
子記憶装置によれば同一の入力光によって光双安定回路
をオン，オフすることが可能な光電子記憶装置、あるい
は二次元パターンの排他的論理和演算が可能な光電子記
憶装置を実現できる。
第１図は本発明の一実施例の光電子記憶装置の断面図、
第２図はその等価回路図、第３図はその電圧−電流特性
図、第４図は本発明の第２の実施例の光電子記憶装置の
平面図、第５図は従来の光電子記憶装置の断面図である
。 １１・・・・・光導体基板、１５・・・・・第１のフォ
トトランジスタ、１８・・・・・・発光素子、１９・・
・・・・第２のフォトトランジスタ、２０・・・・・負
荷抵抗、２６・・・・・・入力光、２７・・・・・・半
導体基板、２８・・・・・第１の光双安定回路、２９・
・・・・第２のフォトトランジスタ、３０・・・・・・
第１の負荷抵抗、３２・・・・・・第２の光双安定回路
、３３・・・・・・第４のフォトトランジヌタ、３４・
・・・・・第２の負荷抵抗、３６・・・・・・第１の入
力光、３７・・・・・・第２の入力光。 Ｎ Ｏ 寸 −ｊ ト 。 ケ ９ 龜一 −る さ 区 Ｏｑ 区 ０つ 一帽一
第２図はその等価回路図、第３図はその電圧−電流特性
図、第４図は本発明の第２の実施例の光電子記憶装置の
平面図、第５図は従来の光電子記憶装置の断面図である
。 １１・・・・・光導体基板、１５・・・・・第１のフォ
トトランジスタ、１８・・・・・・発光素子、１９・・
・・・・第２のフォトトランジスタ、２０・・・・・負
荷抵抗、２６・・・・・・入力光、２７・・・・・・半
導体基板、２８・・・・・第１の光双安定回路、２９・
・・・・第２のフォトトランジスタ、３０・・・・・・
第１の負荷抵抗、３２・・・・・・第２の光双安定回路
、３３・・・・・・第４のフォトトランジヌタ、３４・
・・・・・第２の負荷抵抗、３６・・・・・・第１の入
力光、３７・・・・・・第２の入力光。 Ｎ Ｏ 寸 −ｊ ト 。 ケ ９ 龜一 −る さ 区 Ｏｑ 区 ０つ 一帽一
Claims (2)
- （１）発光素子と前記発光素子からの発光を受光する第
１のフォトトランジスタが直列に接続された光双安定回
路と、前記光双安定回路に並列に接続された前記発光素
子からの発光を受光しない第２のフォトトランジスタと
、前記光双安定回路に直列に接続された負荷抵抗と、前
記光双安定回路と前記負荷抵抗の直列接続回路に可変な
電圧を印加する電源と、前記第１および第２のフォトト
ランジスタに同一の入力光を入射する光源とを含むこと
を特徴とする光電子記憶装置。 - （２）第１の発光素子と前記第１の発光素子からの発光
を受光する第１のフォトトランジスタが直列に接続され
た第１の光双安定回路と前記第１の光双安定回路に並列
に接続された前記第１の発光素子からの発光を受光しな
い第２のフォトトランジスタと前記第１の光双安定回路
に直列に接続された第１の負荷抵抗とを含む第１の記憶
セルと、第２の発光素子と前記第２の発光素子からの発
光を受光する第３のフォトトランジスタが直列に接続さ
れた第２の光双安定回路と前記第２の光双安定回路に並
列に接続された前記第２の発光素子からの発光を受光し
ない第４のフォトトランジスタと前記第２の光双安定回
路に直列に接続された第２の負荷抵抗とを含む第２の記
憶セルと、前記第１および第４のフォトトランジスタに
第１の入力光を入射する第１の光源と、前記第２および
第３のフォトトランジスタに第２の入力光を入射する第
２の光源とを含むことを特徴とする光電子記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2011312A JPH03215836A (ja) | 1990-01-19 | 1990-01-19 | 光電子記憶装置 |
| US07/640,278 US5095200A (en) | 1990-01-19 | 1991-01-11 | Optoelectronic memory, logic, and interconnection device including an optical bistable circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2011312A JPH03215836A (ja) | 1990-01-19 | 1990-01-19 | 光電子記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03215836A true JPH03215836A (ja) | 1991-09-20 |
Family
ID=11774495
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2011312A Pending JPH03215836A (ja) | 1990-01-19 | 1990-01-19 | 光電子記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03215836A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5233556A (en) * | 1991-01-31 | 1993-08-03 | Matsushita Electric Industrial Co., Ltd. | Optoelectronic memory and logic device |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6213086A (ja) * | 1985-07-10 | 1987-01-21 | Matsushita Electric Ind Co Ltd | 光記憶装置 |
-
1990
- 1990-01-19 JP JP2011312A patent/JPH03215836A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6213086A (ja) * | 1985-07-10 | 1987-01-21 | Matsushita Electric Ind Co Ltd | 光記憶装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5233556A (en) * | 1991-01-31 | 1993-08-03 | Matsushita Electric Industrial Co., Ltd. | Optoelectronic memory and logic device |
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