JPH03214738A - 半導体装置 - Google Patents
半導体装置Info
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- JPH03214738A JPH03214738A JP968390A JP968390A JPH03214738A JP H03214738 A JPH03214738 A JP H03214738A JP 968390 A JP968390 A JP 968390A JP 968390 A JP968390 A JP 968390A JP H03214738 A JPH03214738 A JP H03214738A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 37
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 21
- 239000012535 impurity Substances 0.000 claims abstract description 20
- 238000009792 diffusion process Methods 0.000 claims description 72
- 239000000758 substrate Substances 0.000 claims description 23
- 239000012212 insulator Substances 0.000 claims description 5
- 238000002844 melting Methods 0.000 claims description 2
- 230000008018 melting Effects 0.000 claims description 2
- 229910052751 metal Inorganic materials 0.000 claims description 2
- 239000002184 metal Substances 0.000 claims description 2
- 229910021332 silicide Inorganic materials 0.000 claims description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 2
- 238000000034 method Methods 0.000 abstract description 5
- 239000011810 insulating material Substances 0.000 abstract 1
- 230000007547 defect Effects 0.000 description 7
- WABPQHHGFIMREM-UHFFFAOYSA-N lead(0) Chemical compound [Pb] WABPQHHGFIMREM-UHFFFAOYSA-N 0.000 description 7
- 238000000059 patterning Methods 0.000 description 6
- 239000013078 crystal Substances 0.000 description 5
- 238000000605 extraction Methods 0.000 description 5
- 238000010438 heat treatment Methods 0.000 description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- UGFAIRIUMAVXCW-UHFFFAOYSA-N Carbon monoxide Chemical compound [O+]#[C-] UGFAIRIUMAVXCW-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
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- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特にLDD横造を有する1
〜ランジスタにおけるソース,ドレインの少なくとも一
方の引き出し配線がゲート電極と同一材料からなる半導
体装置に関する。
〜ランジスタにおけるソース,ドレインの少なくとも一
方の引き出し配線がゲート電極と同一材料からなる半導
体装置に関する。
従来、この種の引き出し配線は、工程順縦断面図である
第3図(a)〜(c)に示すような工程により形成され
ており、最終的には第3図(c)のような断面構造を有
するものである。
第3図(a)〜(c)に示すような工程により形成され
ており、最終的には第3図(c)のような断面構造を有
するものである。
以下に、第3図(C)の構造を形成するための手順を説
明する。
明する。
まず、第3図(a)に示すように、半導体基板1上に素
子形成領域,フィールド酸化膜2.ゲー1・酸化@3を
形成した後、所定位置のゲート酸化膜3に開孔部を形成
し、半導体基板1表面を露出させる。
子形成領域,フィールド酸化膜2.ゲー1・酸化@3を
形成した後、所定位置のゲート酸化膜3に開孔部を形成
し、半導体基板1表面を露出させる。
次に、ゲー1・電極および引き出し配線となるべき多結
晶シリコン膜を堆積し、半導体基板1と逆導電型の高濃
度不純物をドーピングし、熱処理を行ない、堆積した多
結晶シリコン膜を逆導電型の高濃度不純物を添加した多
結晶シリコン膜4に変換する。この熱処理により、ゲー
ト酸化膜3の開孔部を通して半導体基板1中に半導体基
板1とは逆導電型の第2の高濃度拡散層5が形成される
。
晶シリコン膜を堆積し、半導体基板1と逆導電型の高濃
度不純物をドーピングし、熱処理を行ない、堆積した多
結晶シリコン膜を逆導電型の高濃度不純物を添加した多
結晶シリコン膜4に変換する。この熱処理により、ゲー
ト酸化膜3の開孔部を通して半導体基板1中に半導体基
板1とは逆導電型の第2の高濃度拡散層5が形成される
。
第2の高濃度拡散層5の濃度および深さは、多結晶シリ
コン膜4の形成条件により決定される。しかし、ゲー1
一酸化膜3を薄膜化(この場合には、200人以下とす
る)する場合、その耐圧劣化防止のなめ、高いドーピン
グ量と高温の熱処理(950℃以上)を施すことは避け
るべきであり、第2の高濃度拡散層5の濃度および深さ
は、それぞれ1 0 19C in−3程度,0.2μ
m程度である。
コン膜4の形成条件により決定される。しかし、ゲー1
一酸化膜3を薄膜化(この場合には、200人以下とす
る)する場合、その耐圧劣化防止のなめ、高いドーピン
グ量と高温の熱処理(950℃以上)を施すことは避け
るべきであり、第2の高濃度拡散層5の濃度および深さ
は、それぞれ1 0 19C in−3程度,0.2μ
m程度である。
次に、多結晶シリコン膜4を引き出し配線に加工するた
めのフォトレジスト膜6を形成する。
めのフォトレジスト膜6を形成する。
次に、第3図(b)に示すように、多結晶シリコン膜4
をパターンニンクし、逆導電型の高濃度不純物を添加し
た多結晶シリコン膜からなる引き出し配線7を形成する
。このとき、フォトレジスト膜6で覆われていないゲー
ト酸化膜3の開孔部では、半導体基板1中の第2の高濃
度拡散層5がエッチング除去されてしまい、深い溝が形
成される。
をパターンニンクし、逆導電型の高濃度不純物を添加し
た多結晶シリコン膜からなる引き出し配線7を形成する
。このとき、フォトレジスト膜6で覆われていないゲー
ト酸化膜3の開孔部では、半導体基板1中の第2の高濃
度拡散層5がエッチング除去されてしまい、深い溝が形
成される。
次に、半導体基板1とは逆導電型の不純物をイオン注入
し、約1 0 18c m−3程度の低濃度拡散層8を
形成する。
し、約1 0 18c m−3程度の低濃度拡散層8を
形成する。
次に、第3図(c)に示すように、I・ランジス夕のゲ
ート電極(図示せず〉の側壁に形成される絶縁物からな
るサイドウォール9(約2000〜3000人の厚さ)
が、引き出し配線7の側壁にも形成される。
ート電極(図示せず〉の側壁に形成される絶縁物からな
るサイドウォール9(約2000〜3000人の厚さ)
が、引き出し配線7の側壁にも形成される。
続いて、半導体基板1とは逆導電型の不純物をイオン注
入し、第1の高濃度拡散層10(1019〜1 020
cm−3)を形成する。
入し、第1の高濃度拡散層10(1019〜1 020
cm−3)を形成する。
この構造では、引き出し配線7の端部に形成されるサイ
ドウォール9の下部に低濃度拡散層8が存在することに
より、第2の高濃度拡散層5とソース、ドレインの拡散
層であるところの第1の高濃度拡散層10とが、電気的
に接続される。
ドウォール9の下部に低濃度拡散層8が存在することに
より、第2の高濃度拡散層5とソース、ドレインの拡散
層であるところの第1の高濃度拡散層10とが、電気的
に接続される。
上述した従来の構造の半導体装置における間顕点を、第
4図に示す拡大断面図を参照して説明する。
4図に示す拡大断面図を参照して説明する。
従来の半導体装置では、引き出し配線7下の第2の高濃
度拡散層5と第1の高濃度拡散層10とは、低濃度拡散
層8を介して接続されており、高濃度拡散層10および
低濃度拡散層8がらなるソ−5 ースあるいはドレインと引き出し配線7との接続抵抗が
非常に高いものになるばかりではなく、引き出し配線7
をパターンニングするときに、高濃度拡散層5がエッチ
ング除去されて形成される溝の深さが一定しないため、
第2の高濃度拡散層5と低濃度拡散層8との接続面12
の断面積が変動し、接続抵抗が大きく変動することにな
る。
度拡散層5と第1の高濃度拡散層10とは、低濃度拡散
層8を介して接続されており、高濃度拡散層10および
低濃度拡散層8がらなるソ−5 ースあるいはドレインと引き出し配線7との接続抵抗が
非常に高いものになるばかりではなく、引き出し配線7
をパターンニングするときに、高濃度拡散層5がエッチ
ング除去されて形成される溝の深さが一定しないため、
第2の高濃度拡散層5と低濃度拡散層8との接続面12
の断面積が変動し、接続抵抗が大きく変動することにな
る。
また、引き出し配線7の側壁部に形成されたサイドウォ
ール9の端部と接する部分での半導体基板1には、後工
程の熱処理により、結晶欠陥1313aが成長する。第
1の高濃度拡散層lo内に成長する結晶欠陥13aは、
第1の高濃度拡散層10の接合の深さが十分に深いため
、P−N接合部に到達しない。一方、低濃度拡散層8内
に発生する結晶欠陥13は、低濃度拡散層8の接合の深
さが浅いため、P−N接合部まで容易に到達し、リーク
不良を生じることになる。
ール9の端部と接する部分での半導体基板1には、後工
程の熱処理により、結晶欠陥1313aが成長する。第
1の高濃度拡散層lo内に成長する結晶欠陥13aは、
第1の高濃度拡散層10の接合の深さが十分に深いため
、P−N接合部に到達しない。一方、低濃度拡散層8内
に発生する結晶欠陥13は、低濃度拡散層8の接合の深
さが浅いため、P−N接合部まで容易に到達し、リーク
不良を生じることになる。
本発明の半導体装置は、一導電型を有する半導体基板上
に、逆導電型の高濃度不純物を添加した6 多結晶シリコン膜からなるゲート電極がゲート酸化膜を
介して形成され、ゲー}・電極に対して自己整合的に半
導体基板に逆導電型の低濃度拡散層が形成され、ゲート
電極の側壁部に形成された絶縁物からなるサイドウォー
ルに対して自己整合的に半導体基板に逆導電型の第1の
高濃度拡散層が形成されてなるLDD構造を有するトラ
ンジスタのソース、ドレインのすくなくとも一方の引き
出し配線が、多結晶シリコン膜により形成された半導体
装置において、 多結晶シリコン膜からなる引き出し配線中の逆導電型不
純物により半導体基板に形成された第2の高濃度拡散層
と、第1の高濃度拡散層とを接続する逆導電型の第3の
高濃度拡散層が形成され、第3の高濃度拡散層が、第1
の高濃度拡散層と第2の高濃度拡散層とを接続する部分
の低濃度拡散層を内包している構造を有している。
に、逆導電型の高濃度不純物を添加した6 多結晶シリコン膜からなるゲート電極がゲート酸化膜を
介して形成され、ゲー}・電極に対して自己整合的に半
導体基板に逆導電型の低濃度拡散層が形成され、ゲート
電極の側壁部に形成された絶縁物からなるサイドウォー
ルに対して自己整合的に半導体基板に逆導電型の第1の
高濃度拡散層が形成されてなるLDD構造を有するトラ
ンジスタのソース、ドレインのすくなくとも一方の引き
出し配線が、多結晶シリコン膜により形成された半導体
装置において、 多結晶シリコン膜からなる引き出し配線中の逆導電型不
純物により半導体基板に形成された第2の高濃度拡散層
と、第1の高濃度拡散層とを接続する逆導電型の第3の
高濃度拡散層が形成され、第3の高濃度拡散層が、第1
の高濃度拡散層と第2の高濃度拡散層とを接続する部分
の低濃度拡散層を内包している構造を有している。
次に本発明について図面を参照して説明する。
第1図(a>,(b)は本発明の第1の実施例の縦断面
図である。
図である。
第1図(a>は、引き出し配線7をパターンニングし、
低濃度拡散層8(1018cm−3程度)を形成した後
、サイドウオールを形成する前に、接続領域を形成する
部分に、逆導電型の不純物として砒素または燐を用いて
IX1015〜1×1016cm−2程度のイオン注入
を行ない、第3の高濃度拡散層1 1 ( 1 0 1
9〜1 020c m−’)を形成し、次に、LDD横
造のトランジスタを形成するためのゲート電極(図示せ
ず)の側壁に絶縁物からなるサイドウォールを形成する
と同時に、引き出し配線7の側壁にもサイドウォール9
を形成し、続いて、ソース,ドレインを形成するための
第1の高濃度拡散層1 0 ( 1 019〜1 02
0cm−’)を形成し、これらの工程により得られたソ
ースあるいはトレインと引き出し配線7との接続横造を
示したものである。
低濃度拡散層8(1018cm−3程度)を形成した後
、サイドウオールを形成する前に、接続領域を形成する
部分に、逆導電型の不純物として砒素または燐を用いて
IX1015〜1×1016cm−2程度のイオン注入
を行ない、第3の高濃度拡散層1 1 ( 1 0 1
9〜1 020c m−’)を形成し、次に、LDD横
造のトランジスタを形成するためのゲート電極(図示せ
ず)の側壁に絶縁物からなるサイドウォールを形成する
と同時に、引き出し配線7の側壁にもサイドウォール9
を形成し、続いて、ソース,ドレインを形成するための
第1の高濃度拡散層1 0 ( 1 019〜1 02
0cm−’)を形成し、これらの工程により得られたソ
ースあるいはトレインと引き出し配線7との接続横造を
示したものである。
第1図(b)は、本発明の第1の実施例の別の構造であ
る。引き出し配線7をパターンニングし、低濃度拡散層
8を形成し、サイドウ才一ル9の形成および第1の高濃
度拡散層10の形成を完了した後、第1の高濃度拡散層
10の一部および引き出し配線7が半導体基板1と接触
している領域の一部を含む領域に、逆導電型の不純物と
して燐を用いて1 x 1 015〜1 x 1 0”
cm””程度のイオン注入を選択的に行ない、熱処理(
900℃で60分程度)を施すことにより第3の高濃度
拡散層11を形成し、これらの工程により得られたソー
スあるいはトレインと引き出し配線7との接続構造を示
したものである。
る。引き出し配線7をパターンニングし、低濃度拡散層
8を形成し、サイドウ才一ル9の形成および第1の高濃
度拡散層10の形成を完了した後、第1の高濃度拡散層
10の一部および引き出し配線7が半導体基板1と接触
している領域の一部を含む領域に、逆導電型の不純物と
して燐を用いて1 x 1 015〜1 x 1 0”
cm””程度のイオン注入を選択的に行ない、熱処理(
900℃で60分程度)を施すことにより第3の高濃度
拡散層11を形成し、これらの工程により得られたソー
スあるいはトレインと引き出し配線7との接続構造を示
したものである。
この場合、燐は拡散係数が大きいため、引き出し配線7
の多結晶シリコン膜中を拡散し、半導体基板1中に第2
の高濃度拡散層5より高濃度で深い接合をもった第3の
高濃度拡散層11が形成されると同時に、サイドウ才一
ル9の外側にイオン注入された燐がサイドウ才一ル9の
下側に拡散し、高濃度で深い接合をもった第3の高濃度
拡散層11が形成され、この部分の第3の高濃度拡散層
11と引き出し配線7下の半導体基板1中に形成された
部分の第3の高濃度拡散層11とが合流= 9一 し、その結果、ソースあるいはドレインと引き出し配線
7とが第3の高濃度拡散層11により接続されることに
なる。
の多結晶シリコン膜中を拡散し、半導体基板1中に第2
の高濃度拡散層5より高濃度で深い接合をもった第3の
高濃度拡散層11が形成されると同時に、サイドウ才一
ル9の外側にイオン注入された燐がサイドウ才一ル9の
下側に拡散し、高濃度で深い接合をもった第3の高濃度
拡散層11が形成され、この部分の第3の高濃度拡散層
11と引き出し配線7下の半導体基板1中に形成された
部分の第3の高濃度拡散層11とが合流= 9一 し、その結果、ソースあるいはドレインと引き出し配線
7とが第3の高濃度拡散層11により接続されることに
なる。
なお、本実施例では、逆導電型にドープされた多結晶シ
リコン膜からなる引き出し配線に関して説明したが、こ
れに代えて、逆導電型にドープされた多結晶シリコン膜
上に高融点金属とのシリサイド膜を形成した積層構造(
いわゆるポリサイド構造)の膜により引き出し配線を形
成してもよい。
リコン膜からなる引き出し配線に関して説明したが、こ
れに代えて、逆導電型にドープされた多結晶シリコン膜
上に高融点金属とのシリサイド膜を形成した積層構造(
いわゆるポリサイド構造)の膜により引き出し配線を形
成してもよい。
第2図は本発明の第2の実施例の縦断面図である。
第2図は、引き出し配線7をパターンニングするときに
半導体基板1に溝が形成されないように、引き出し配線
7のパターンをゲート酸化膜3に開孔した接続孔よりも
大きくした場合の断面横造を示す図である。
半導体基板1に溝が形成されないように、引き出し配線
7のパターンをゲート酸化膜3に開孔した接続孔よりも
大きくした場合の断面横造を示す図である。
この場合、ゲート酸化膜3形成後に、まず、第3の高濃
度拡散層11をサイドウォール9の幅および接続孔に対
する引き出し配線7のオーバーラ1 0 ップ分(図中d)よりも広く形成した後、引き出し配線
7を形成する。
度拡散層11をサイドウォール9の幅および接続孔に対
する引き出し配線7のオーバーラ1 0 ップ分(図中d)よりも広く形成した後、引き出し配線
7を形成する。
本実施例では、引き出し配線7をパターンニングすると
きに溝が形成されないため、第2の高濃度拡散層5と第
3の高濃度拡散層11との接続面の断面積が引き出し配
線7のエッチングプロセスによって変らないため、安定
な接続抵抗が得られる。同時に、サイドウオール9の下
に第3の高濃度拡散層11が存在することにより、低い
接続抵゛抗が得られる。
きに溝が形成されないため、第2の高濃度拡散層5と第
3の高濃度拡散層11との接続面の断面積が引き出し配
線7のエッチングプロセスによって変らないため、安定
な接続抵抗が得られる。同時に、サイドウオール9の下
に第3の高濃度拡散層11が存在することにより、低い
接続抵゛抗が得られる。
以上説明したように本発明は、ソース、ドレインの少な
くとも一方の引き出し配線としてゲート電極と同一材料
で同時に形成された引き出し配線の側壁部に設けられた
絶縁物からなるサイドウオールの下に高濃度拡散層を新
たに設けることにより、ソース,ドレインの少なくとも
一方と引き出し配線との接続抵抗を低くすることができ
ると同時に、引き出し配線をパターンニングするときに
形成される溝の深さのばらつきに依存せずに安定な接続
抵抗う得ることが可能となる。
くとも一方の引き出し配線としてゲート電極と同一材料
で同時に形成された引き出し配線の側壁部に設けられた
絶縁物からなるサイドウオールの下に高濃度拡散層を新
たに設けることにより、ソース,ドレインの少なくとも
一方と引き出し配線との接続抵抗を低くすることができ
ると同時に、引き出し配線をパターンニングするときに
形成される溝の深さのばらつきに依存せずに安定な接続
抵抗う得ることが可能となる。
さらに、引き出し配線の側壁部に形成されるサイドウォ
ールの下に高濃度で接合の深さが深い拡散層が形成され
るため、引き出し配線の側壁部に形成されるサイドウォ
ールの端部と接する部分での半導体基板内に発生する結
晶欠陥は高濃度で接合の深さが深い拡散層に内包される
ため、リーク不良を防止することができる。
ールの下に高濃度で接合の深さが深い拡散層が形成され
るため、引き出し配線の側壁部に形成されるサイドウォ
ールの端部と接する部分での半導体基板内に発生する結
晶欠陥は高濃度で接合の深さが深い拡散層に内包される
ため、リーク不良を防止することができる。
第1図(a),(b)は本発明の第1の実施例の縦断面
図、第2図は本発明の第2の実施例の縦断面図、第3図
(a)〜(c>は従来の半導体装置の作製を示す工程順
縦断面図、第4図は従来の半導体装置の問題点を説明す
るための拡大断面図である。 1・・・生導体基板、2・・・フィールド酸化膜、3・
・ゲー1・酸化膜、4・・多結晶シリコン膜、5・・・
第2の高濃度拡散層、6・・・フォトレジスト膜、7・
・・引き出し配線、8・・・低濃度拡散層、9・・・サ
イドウォ一ル、10・・・第1の高濃度拡散層、11・
・・第3の高濃度拡散層、12・・・拡散層5と拡散層
8との接続面、13.13a・・・結晶欠陥。
図、第2図は本発明の第2の実施例の縦断面図、第3図
(a)〜(c>は従来の半導体装置の作製を示す工程順
縦断面図、第4図は従来の半導体装置の問題点を説明す
るための拡大断面図である。 1・・・生導体基板、2・・・フィールド酸化膜、3・
・ゲー1・酸化膜、4・・多結晶シリコン膜、5・・・
第2の高濃度拡散層、6・・・フォトレジスト膜、7・
・・引き出し配線、8・・・低濃度拡散層、9・・・サ
イドウォ一ル、10・・・第1の高濃度拡散層、11・
・・第3の高濃度拡散層、12・・・拡散層5と拡散層
8との接続面、13.13a・・・結晶欠陥。
Claims (1)
- 【特許請求の範囲】 1、一導電型を有する半導体基板上に、逆導電型の高濃
度不純物を添加した多結晶シリコン膜からなるゲート電
極がゲート酸化膜を介して形成され、前記ゲート電極に
対して自己整合的に前記半導体基板に逆導電型の低濃度
拡散層が形成され、前記ゲート電極の側壁部に形成され
た絶縁物からなるサイドウォールに対して自己整合的に
前記半導体基板に逆導電型の第1の高濃度拡散層が形成
されてなるLDD構造を有するトランジスタのソース、
ドレインのすくなくとも一方の引き出し配線が、前記多
結晶シリコン膜により形成された半導体装置において、 前記多結晶シリコン膜からなる引き出し配線中の逆導電
型不純物により前記半導体基板に形成された第2の高濃
度拡散層と、前記第1の高濃度拡散層とを接続する逆導
電型の第3の高濃度拡散層が形成され、 前記第3の高濃度拡散層が、前記第1の高濃度拡散層と
前記第2の高濃度拡散層とを接続する部分の前記低濃度
拡散層を、内包していることを特徴とする半導体装置。 2、前記多結晶シリコン膜に代えて、高融点金属シリサ
イド膜と前記多結晶シリコン膜との積層膜により、前記
引き出し配線が形成されることを特徴とする請求項1記
載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP968390A JP2697221B2 (ja) | 1990-01-19 | 1990-01-19 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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Publications (2)
Publication Number | Publication Date |
---|---|
JPH03214738A true JPH03214738A (ja) | 1991-09-19 |
JP2697221B2 JP2697221B2 (ja) | 1998-01-14 |
Family
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Application Number | Title | Priority Date | Filing Date |
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Country | Link |
---|---|
JP (1) | JP2697221B2 (ja) |
-
1990
- 1990-01-19 JP JP968390A patent/JP2697221B2/ja not_active Expired - Fee Related
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Publication number | Publication date |
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JP2697221B2 (ja) | 1998-01-14 |
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