JPH03212776A - ワンチップｃｐｕ - Google Patents
ワンチップｃｐｕInfo
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- JPH03212776A JPH03212776A JP2009000A JP900090A JPH03212776A JP H03212776 A JPH03212776 A JP H03212776A JP 2009000 A JP2009000 A JP 2009000A JP 900090 A JP900090 A JP 900090A JP H03212776 A JPH03212776 A JP H03212776A
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- 238000000034 method Methods 0.000 description 5
- 238000012545 processing Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 238000004891 communication Methods 0.000 description 2
- 238000012790 confirmation Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000012546 transfer Methods 0.000 description 2
- 239000013256 coordination polymer Substances 0.000 description 1
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- 238000004519 manufacturing process Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Landscapes
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はワンチップＣＰＵに関し、特に、ホス）ＣＰＵ
との通信用にＦＩＦＯ機能を有するワンチップＣＰＵに
関する。
との通信用にＦＩＦＯ機能を有するワンチップＣＰＵに
関する。
従来、ホストＣＰＵとの通信用にＦＩＦＯ機能を有する
ワンチップＣＰＵに於いては、ＦＩＦＯメモリ部はワン
チップＣＰＵ内に構成されていた。
ワンチップＣＰＵに於いては、ＦＩＦＯメモリ部はワン
チップＣＰＵ内に構成されていた。
上述したような、ワンチップＣＰＵ内にＦＩＦＯメモリ
部を構成する従来例では、ＩＣチップ上に色々な機能を
組込むことが必要になるため、ＦＩＦＯメモリ部の大き
さが制限されてしまい、上位のホストＣＰＵが他の処理
の為にデータを引取れない場合や、瞬間的に高速データ
転送を行なう場合にはすぐにＦＴＦＯメモリ部にデータ
が詰まってしまうという問題があった。また、ＴＣチン
プの大きさを大きくすれば、Ｆ’ｌＦＯ長を大きくする
ことはできるが、高価になってしまうという問題がある
。
部を構成する従来例では、ＩＣチップ上に色々な機能を
組込むことが必要になるため、ＦＩＦＯメモリ部の大き
さが制限されてしまい、上位のホストＣＰＵが他の処理
の為にデータを引取れない場合や、瞬間的に高速データ
転送を行なう場合にはすぐにＦＴＦＯメモリ部にデータ
が詰まってしまうという問題があった。また、ＴＣチン
プの大きさを大きくすれば、Ｆ’ｌＦＯ長を大きくする
ことはできるが、高価になってしまうという問題がある
。
本発明の目的は経済的な構成で、ＦＩＦＯ長を大きくで
きるようにすることにある。
きるようにすることにある。
本発明は上記目的を達成するため、
外部メモリが接続される入出力端子を有するワンチップ
ＣＰＵに於いて、 前記外部メモリに設けるＦＩＦＯメモリ部の先頭アドレ
スを指示するアドレスレジスタと、前記ＦＩＦＯメモリ
部に於ける情報の書込み位置を指示し、情報の書込みが
行なわれる毎に内容が更新される書込みカウンタと、 前記ＦＩＦＯメモリ部に於ける情報の読出し位置を指示
し、情報の続出しが行なわれる毎に内容が更新される読
出しカウンタと、 書込み要求に応答して前記ＦＩＦＯメモリ部の前記アド
レスレジスタの内容と前記書込みカウンタの内容とによ
って示されるアドレスに情報を書込むと共に、読出し要
求に応答して前記ＦＩＦＯメモリ部の前記アドレスレジ
スタの内容と前記読出しカウンタの内容とによって示さ
れるアドレスから情報を読出すＦＩＦＯ′ＭＪ手段とを
設けたものである。
ＣＰＵに於いて、 前記外部メモリに設けるＦＩＦＯメモリ部の先頭アドレ
スを指示するアドレスレジスタと、前記ＦＩＦＯメモリ
部に於ける情報の書込み位置を指示し、情報の書込みが
行なわれる毎に内容が更新される書込みカウンタと、 前記ＦＩＦＯメモリ部に於ける情報の読出し位置を指示
し、情報の続出しが行なわれる毎に内容が更新される読
出しカウンタと、 書込み要求に応答して前記ＦＩＦＯメモリ部の前記アド
レスレジスタの内容と前記書込みカウンタの内容とによ
って示されるアドレスに情報を書込むと共に、読出し要
求に応答して前記ＦＩＦＯメモリ部の前記アドレスレジ
スタの内容と前記読出しカウンタの内容とによって示さ
れるアドレスから情報を読出すＦＩＦＯ′ＭＪ手段とを
設けたものである。
また、本発明は、ホス）ＣＰＵ等の外部装置からの読出
し時のアクセス時間を短くするようにするため、 外部メモリが接続される入出力端子を有するワンチップ
ＣＰＵに於いて、 前記外部メモリに設けるＦＩＦＯメモリ部の先頭アドレ
スを出力するアドレスレジスタと、前記ＦＩＦＯメモリ
部に於ける情報の書込み位置を指示し、情報の書込みが
行なわれる毎に内容が更新される書込みカウンタと、 前記ＦＩＦＯメモリ部に於ける情報の読出し位置を指示
し、情報の読出しが行なわれる毎に内容が更新される読
出しカウンタと、 前記ＦＩＦＯメモリ部から読出された情報が格納される
読出しレジスタと、 書込み要求に応答して前記ＦＩＦＯメモリ部の前記アド
レスレジスタの内容と前記書込みカウンタの内容とによ
って示されるアドレスに情報を書込み、読出し要求に応
答して前記読出しレジスタの内容を要求元に送出した後
、前記ＦＩＦＯメモリ部の前記アドレスレジスタの内容
と前記読出しカウンタの内容とによって示されるアドレ
スに格納されている情報を前記読出しレジスタに格納す
るＦＩＦＯ制御手段とを設けたものである。
し時のアクセス時間を短くするようにするため、 外部メモリが接続される入出力端子を有するワンチップ
ＣＰＵに於いて、 前記外部メモリに設けるＦＩＦＯメモリ部の先頭アドレ
スを出力するアドレスレジスタと、前記ＦＩＦＯメモリ
部に於ける情報の書込み位置を指示し、情報の書込みが
行なわれる毎に内容が更新される書込みカウンタと、 前記ＦＩＦＯメモリ部に於ける情報の読出し位置を指示
し、情報の読出しが行なわれる毎に内容が更新される読
出しカウンタと、 前記ＦＩＦＯメモリ部から読出された情報が格納される
読出しレジスタと、 書込み要求に応答して前記ＦＩＦＯメモリ部の前記アド
レスレジスタの内容と前記書込みカウンタの内容とによ
って示されるアドレスに情報を書込み、読出し要求に応
答して前記読出しレジスタの内容を要求元に送出した後
、前記ＦＩＦＯメモリ部の前記アドレスレジスタの内容
と前記読出しカウンタの内容とによって示されるアドレ
スに格納されている情報を前記読出しレジスタに格納す
るＦＩＦＯ制御手段とを設けたものである。
また、更に、本発明は、ホストＣＰＵ等の外部装置から
情報を書込む際、外部装置の待ち時間をなくすため、 外部メモリが接続される入出力端子を有するワンチップ
ｃｐｕに於いて、 前記外部メモリに設けるＦＩＦＯメモリ部の先頭アドレ
スを指示するアドレスレジスタと、前記ＦＩＦＯメモリ
部に於ける情報の書込み位置を指示し、情報の書込みが
行なわれる毎に内容が更新される書込みカウンタと、 前記ＦＩＦＯメモリ部に於ける情報の読出し位置を指示
し、情報の読出しが行なわれる毎に内容が更新される読
出しカウンタと、 書込み要求の要求元からの情報を一時格納する書込みレ
ジスタと、 書込み要求に応答して前記ＦＩＦＯメモリ部への情報の
書込みが可能となることにより前記書込みレジスタに格
納されている情報を前記ＦＩＦＯメモリ部の前記アドレ
スレジスタの内容と前記書込みカウンタの内容とによっ
て示されるアドレスに書込み、読出し要求に応答して前
記ＦＩＦＯメモリ部の前記アドレスレジスタの内容と前
記読出しカウンタの内容とによって示されるアドレスか
ら情報を読出すＦｒＦ○制御手段とを設けたものである
。
情報を書込む際、外部装置の待ち時間をなくすため、 外部メモリが接続される入出力端子を有するワンチップ
ｃｐｕに於いて、 前記外部メモリに設けるＦＩＦＯメモリ部の先頭アドレ
スを指示するアドレスレジスタと、前記ＦＩＦＯメモリ
部に於ける情報の書込み位置を指示し、情報の書込みが
行なわれる毎に内容が更新される書込みカウンタと、 前記ＦＩＦＯメモリ部に於ける情報の読出し位置を指示
し、情報の読出しが行なわれる毎に内容が更新される読
出しカウンタと、 書込み要求の要求元からの情報を一時格納する書込みレ
ジスタと、 書込み要求に応答して前記ＦＩＦＯメモリ部への情報の
書込みが可能となることにより前記書込みレジスタに格
納されている情報を前記ＦＩＦＯメモリ部の前記アドレ
スレジスタの内容と前記書込みカウンタの内容とによっ
て示されるアドレスに書込み、読出し要求に応答して前
記ＦＩＦＯメモリ部の前記アドレスレジスタの内容と前
記読出しカウンタの内容とによって示されるアドレスか
ら情報を読出すＦｒＦ○制御手段とを設けたものである
。
アドレスレジスタは外部メモリに設けるＦＩＦＯメモリ
部の先頭アドレスを指示する。書込みカウンタはＦＩＦ
Ｏメモリ部に於ける情報の書込み位置を指示し、情報の
書込みが行なわれる毎にその内容が更新される。読出し
カウンタはＦＩＦＯメモリ部に於ける情報の読出し位置
を指示し、情報の読出しが行なわれる毎に内容が更新さ
れる。
部の先頭アドレスを指示する。書込みカウンタはＦＩＦ
Ｏメモリ部に於ける情報の書込み位置を指示し、情報の
書込みが行なわれる毎にその内容が更新される。読出し
カウンタはＦＩＦＯメモリ部に於ける情報の読出し位置
を指示し、情報の読出しが行なわれる毎に内容が更新さ
れる。
ＦＩＦＯ制御手段は書込み要求に応答してＦＩＦＯメモ
リ部のアドレスレジスタの内容と書込みカウンタの内容
とによって示されるアドレスに情報を書込み、読出し要
求に応答してＦＩＦＯメモリ部のアドレスレジスタの内
容と読出しカウンタの内容とによって示されるアドレス
に格納されている情報を読出す。
リ部のアドレスレジスタの内容と書込みカウンタの内容
とによって示されるアドレスに情報を書込み、読出し要
求に応答してＦＩＦＯメモリ部のアドレスレジスタの内
容と読出しカウンタの内容とによって示されるアドレス
に格納されている情報を読出す。
読出しレジスタにはＦＩＦＯメモリ部から読出された情
報が格納され、ＦＩＦＯ制御手段は書込み要求に応答し
てＦＩＦＯメモリ部のアドレスレジスタの内容と書込み
カウンタの内容とによって示されるアドレスに情報を書
込み、読出し要求に応答して読出しレジスタの内容をホ
ストＣＰＵ等の要求元に送出した後、ＦＩＦＯメモリ部
のアドレスレジスタの内容と読出しカウンタの内容とに
よって示されるアドレスに格納されている情報を読出し
レジスタに格納する。即ち、読出しレジスタに読出し要
求の要求元へ転送する情報が先読みされているので、ホ
ストＣＰＵ等の外部装置からの読出し時のアクセス時間
を短くすることができる。
報が格納され、ＦＩＦＯ制御手段は書込み要求に応答し
てＦＩＦＯメモリ部のアドレスレジスタの内容と書込み
カウンタの内容とによって示されるアドレスに情報を書
込み、読出し要求に応答して読出しレジスタの内容をホ
ストＣＰＵ等の要求元に送出した後、ＦＩＦＯメモリ部
のアドレスレジスタの内容と読出しカウンタの内容とに
よって示されるアドレスに格納されている情報を読出し
レジスタに格納する。即ち、読出しレジスタに読出し要
求の要求元へ転送する情報が先読みされているので、ホ
ストＣＰＵ等の外部装置からの読出し時のアクセス時間
を短くすることができる。
書込みレジスタには書込み要求の要求元からの情報が一
時格納され、ＦＩＦＯ＊］ｍ手段は書込み要求に応答し
てＦＩＦＯメモリ部への情報の書込みが可能となること
により書込みレジスタに格納されている情報をＦＩＦＯ
メモリ部の前記アドレスレジスタの内容と前記書込みカ
ウンタの内容とによって示されるアドレスに書込み、読
出し要求に応答してＦＩＦＯメモリ部の前記アドレスレ
ジスタの内容と前記読出しカウンタの内容とによって示
されるアドレスから情報を読出すＦＩＦＯ制御手段とを
設けたものである。即ち、Ｆ（ＦＯメモリ部への情報の
書込みが可能でない場合であっても、ホス）ＣＰＵ等の
外部装置は書込みレジス夕に情報を書込むだけで良いの
で、待ち時間をなくすことができる。
時格納され、ＦＩＦＯ＊］ｍ手段は書込み要求に応答し
てＦＩＦＯメモリ部への情報の書込みが可能となること
により書込みレジスタに格納されている情報をＦＩＦＯ
メモリ部の前記アドレスレジスタの内容と前記書込みカ
ウンタの内容とによって示されるアドレスに書込み、読
出し要求に応答してＦＩＦＯメモリ部の前記アドレスレ
ジスタの内容と前記読出しカウンタの内容とによって示
されるアドレスから情報を読出すＦＩＦＯ制御手段とを
設けたものである。即ち、Ｆ（ＦＯメモリ部への情報の
書込みが可能でない場合であっても、ホス）ＣＰＵ等の
外部装置は書込みレジス夕に情報を書込むだけで良いの
で、待ち時間をなくすことができる。
次に本発明の実施例について図面を参照して詳細に説明
する。
する。
第１図は本発明の実施例のブロック図であり、ワンチッ
プＣＰＵＩと、ワンチップＣＰＵＩと外部アドレスバス
１０２．外部データバス１０３によって接続された外部
メモリ２とから構成されている。外部メモリ２は第２図
に示すように、データ部２１と、ホストＣＰＵ （図示
せず）からの情報を格納する第１のＦＩＦＯメモリ部２
２部子２ストＣＰＵへの情報を格納する第２のＦＩＦＯ
メモリ部２３部外３構成されている。ワンチップＣＰＵ
Ｉは第１．第２のＦＩＦＯレジスタ部３，４と、Ｆ■Ｆ
Ｏ制御部５と、ＣＰＵ′Ｍ制御部６と、プログラムが格
納されたＲＯＭ７と、アドレスデコーダ８と、セレクタ
９．ＩＯと、内部データバス１０４と、内部アドレスバ
ス１０５とを含んでいる。
プＣＰＵＩと、ワンチップＣＰＵＩと外部アドレスバス
１０２．外部データバス１０３によって接続された外部
メモリ２とから構成されている。外部メモリ２は第２図
に示すように、データ部２１と、ホストＣＰＵ （図示
せず）からの情報を格納する第１のＦＩＦＯメモリ部２
２部子２ストＣＰＵへの情報を格納する第２のＦＩＦＯ
メモリ部２３部外３構成されている。ワンチップＣＰＵ
Ｉは第１．第２のＦＩＦＯレジスタ部３，４と、Ｆ■Ｆ
Ｏ制御部５と、ＣＰＵ′Ｍ制御部６と、プログラムが格
納されたＲＯＭ７と、アドレスデコーダ８と、セレクタ
９．ＩＯと、内部データバス１０４と、内部アドレスバ
ス１０５とを含んでいる。
第１のＦＩＦＯレジスタ部３は外部メモリ２に設けられ
た第１のＦＩＦＯメモリ部２２部子２アドレスを指示す
るアドレスレジスタ３１と、ＦＩＦＯメモリ部２２部子
２る情報（データ、コマンド等）の書込み位置を示す書
込みカウンタ３２と、ＦＩＦＯメモリ部２２部子２る情
報の読出し位置を示す読出しカウンタ３３と、書込みカ
ウンタ３２及び読出しカウンタ３３の内容に基づいてＦ
ＩＦＯメモリ部２２部子２られている情報量を求め、Ｆ
ＩＦＯメモリ部２２部子２プティの場合は信号３４１を
出力し、フルの場合は信号３４２を出力する演算器３４
と、ホストＣＰＵからの情報が一時格納されるＦＩＦＯ
書込みレジスタ３５と、ＦＩＦＯ書込みレジスタ３５が
エンプティの時、信号３４１を出力する空検出器３６と
から構成されている。アドレスレジスタ３１の出力はｍ
＋ｎビット構成の内部アドレスバス１０５の上位ｍビッ
トに出力され、書込みカウンタ３２及び続出しカウンタ
３３の出力は内部アドレスバス１０５の下位ｎビットに
出力され、アドレスレジスタ３１の内容と書込みカウン
タ３２の内容とによって情報を書込むＦＩＦＯメモリ部
２２部子２レスが指示され、アドレスレジスタ３１の内
容と続出しカウンタ３３の内容とによって情報を読出す
ＦＩＦＯメモリ部２２部子２レスが指示される。
た第１のＦＩＦＯメモリ部２２部子２アドレスを指示す
るアドレスレジスタ３１と、ＦＩＦＯメモリ部２２部子
２る情報（データ、コマンド等）の書込み位置を示す書
込みカウンタ３２と、ＦＩＦＯメモリ部２２部子２る情
報の読出し位置を示す読出しカウンタ３３と、書込みカ
ウンタ３２及び読出しカウンタ３３の内容に基づいてＦ
ＩＦＯメモリ部２２部子２られている情報量を求め、Ｆ
ＩＦＯメモリ部２２部子２プティの場合は信号３４１を
出力し、フルの場合は信号３４２を出力する演算器３４
と、ホストＣＰＵからの情報が一時格納されるＦＩＦＯ
書込みレジスタ３５と、ＦＩＦＯ書込みレジスタ３５が
エンプティの時、信号３４１を出力する空検出器３６と
から構成されている。アドレスレジスタ３１の出力はｍ
＋ｎビット構成の内部アドレスバス１０５の上位ｍビッ
トに出力され、書込みカウンタ３２及び続出しカウンタ
３３の出力は内部アドレスバス１０５の下位ｎビットに
出力され、アドレスレジスタ３１の内容と書込みカウン
タ３２の内容とによって情報を書込むＦＩＦＯメモリ部
２２部子２レスが指示され、アドレスレジスタ３１の内
容と続出しカウンタ３３の内容とによって情報を読出す
ＦＩＦＯメモリ部２２部子２レスが指示される。
第２のＦＩＦＯレジスタ部４は外部メモリ２に設けられ
た第２のＦＩＦＯメモリ部２３部外３アドレスを指示す
るアドレスレジスタ４１と、ＦＩＦＯメモリ部２３部外
３る情報の書込み位置を示す書込みカウンタ４２と、Ｆ
ＩＦＯメモリ部２３部外３る情報の続出し位置を示す読
出しカウンタ４３と、書込みカウンタ４２及び読出しカ
ウンタ４３の内容に基づいてＦＩＦＯメモリ部２３部外
３られている情報量を求め、ＦＩＦＯメモリ部２３部外
３プティの場合は信号４４１を出力し、フルの場合は信
号４４２を出力する演算器４４と、ＦＩＦＯメモリ部２
３部外３出した情報が一時格納されるＦＩＦＯ続出しレ
ジスタ４５と、ＦＩＦＯ続出しレジスタ４５がエンプテ
ィの時、信号４６１を出力する空検出器４６とから構成
されている。アドレスレジスタ４１の内容は内部アドレ
スバス１０５の上位ｍビットに出力され、書込みカウン
タ４２．読出しカウンタ４３の内容は内部アドレスバス
１０５の下位ｎビットに出力され、アドレスレジスタ４
１の内容と書込みカウンタ４２の内容とによって情報を
書込むＦＩＦＯメモリ部２３部外３レスが指示され、ア
ドレスレジスタ４１の内容と読出しカウンタ４３の内容
とによって情報を読出すＦＩＦＯメモリ部２３部外３レ
スが指示される。
た第２のＦＩＦＯメモリ部２３部外３アドレスを指示す
るアドレスレジスタ４１と、ＦＩＦＯメモリ部２３部外
３る情報の書込み位置を示す書込みカウンタ４２と、Ｆ
ＩＦＯメモリ部２３部外３る情報の続出し位置を示す読
出しカウンタ４３と、書込みカウンタ４２及び読出しカ
ウンタ４３の内容に基づいてＦＩＦＯメモリ部２３部外
３られている情報量を求め、ＦＩＦＯメモリ部２３部外
３プティの場合は信号４４１を出力し、フルの場合は信
号４４２を出力する演算器４４と、ＦＩＦＯメモリ部２
３部外３出した情報が一時格納されるＦＩＦＯ続出しレ
ジスタ４５と、ＦＩＦＯ続出しレジスタ４５がエンプテ
ィの時、信号４６１を出力する空検出器４６とから構成
されている。アドレスレジスタ４１の内容は内部アドレ
スバス１０５の上位ｍビットに出力され、書込みカウン
タ４２．読出しカウンタ４３の内容は内部アドレスバス
１０５の下位ｎビットに出力され、アドレスレジスタ４
１の内容と書込みカウンタ４２の内容とによって情報を
書込むＦＩＦＯメモリ部２３部外３レスが指示され、ア
ドレスレジスタ４１の内容と読出しカウンタ４３の内容
とによって情報を読出すＦＩＦＯメモリ部２３部外３レ
スが指示される。
セレクタ９はワンチップＣＰＵＩ内に複数存在する内部
アドレスバスの内の１つをＦＩＦＯ制御部５から出力さ
れる制御信号ｓ１に従って選択し、外部アドレスバス１
０２と接続する。セレクタ１０はワンチップＣＰＵＩ内
に複数存在する内部データバスの内の１つを制御信号Ｓ
２に従って選択し、外部データバス１０３と接続する。
アドレスバスの内の１つをＦＩＦＯ制御部５から出力さ
れる制御信号ｓ１に従って選択し、外部アドレスバス１
０２と接続する。セレクタ１０はワンチップＣＰＵＩ内
に複数存在する内部データバスの内の１つを制御信号Ｓ
２に従って選択し、外部データバス１０３と接続する。
ワンチップＣＰＵＩと図示を省略したホストＣＰＵとは
アドレスバス１００．データバス１０１を介して接続さ
れており、また、ホストＣＰＵには演算器３４．４４の
出力信号３４１，３４２゜４４１．４４２及び空検出器
３６．４６の出力信号３６１，４６１が加えられている
。
アドレスバス１００．データバス１０１を介して接続さ
れており、また、ホストＣＰＵには演算器３４．４４の
出力信号３４１，３４２゜４４１．４４２及び空検出器
３６．４６の出力信号３６１，４６１が加えられている
。
次に本実施例の動作を各図を参照して説明する。
先ず、ホストＣＰＵからの情報を外部メモリ２内のＦＩ
ＦＯメモリ部２２に書込む場合の動作を説明する。
ＦＯメモリ部２２に書込む場合の動作を説明する。
ホス）ＣＰＵは先ず、演算器３４の出力信号３４２及び
空検出器３６の出力信号３６１に基づいて外部メモリ２
のＦＩＦＯメモリ部２２に空きがあり、且つＦＩＦＯ書
込みレジスタ３５にデータがセントされていないことを
確認する。その確認が済むと、ホストＣＰＵはアドレス
バス１００を介してワンチップＣＰＵ１に書込み要求に
対応したアドレスを加えると共に、データバス１０１を
介してワンチップＣＰＵ １にＦＩＦＯメモリ部２２に
書込むべき情報を加える。
空検出器３６の出力信号３６１に基づいて外部メモリ２
のＦＩＦＯメモリ部２２に空きがあり、且つＦＩＦＯ書
込みレジスタ３５にデータがセントされていないことを
確認する。その確認が済むと、ホストＣＰＵはアドレス
バス１００を介してワンチップＣＰＵ１に書込み要求に
対応したアドレスを加えると共に、データバス１０１を
介してワンチップＣＰＵ １にＦＩＦＯメモリ部２２に
書込むべき情報を加える。
アドレスデコーダ８はアドレスバス１００を介して書込
み要求に対応したアドレスが加えられると、信号８１を
“１”とする、これにより、Ｆ■ＦＯ制御部５はＣＰＵ
制御部６に対して内部バスの使用要求５５を加える。Ｃ
ＰＵ制御部６は内部データバス１０４．内部アドレスバ
ス１０５が使用されていなければ直ちに、使用されてい
れば使用終了後にＦＩＦＯ制御部５に対して使用許可６
１を加える。使用許可６１が加えられると、Ｆ！ＦＯ制
御部５はセレクタ９．１０に制御信号ＳＬ。
み要求に対応したアドレスが加えられると、信号８１を
“１”とする、これにより、Ｆ■ＦＯ制御部５はＣＰＵ
制御部６に対して内部バスの使用要求５５を加える。Ｃ
ＰＵ制御部６は内部データバス１０４．内部アドレスバ
ス１０５が使用されていなければ直ちに、使用されてい
れば使用終了後にＦＩＦＯ制御部５に対して使用許可６
１を加える。使用許可６１が加えられると、Ｆ！ＦＯ制
御部５はセレクタ９．１０に制御信号ＳＬ。
Ｓ２を加えて外部アドレスバス１０２．外部データバス
１０３に内部アドレスバス１０５．内部データバス１０
４を接続し、その後、アドレスレジスタ３１．書込みカ
ウンタ３２．ＦＩＦＯ書込みレジスタ３５に制御信号Ｃ
１，Ｃ２，Ｃ４を加えてそれらの内容を出力させる。前
述したように、アドレスレジスタ３１．書込みカウンタ
３２の内容はそれぞれ内部アドレスバス１０５の上位ビ
。
１０３に内部アドレスバス１０５．内部データバス１０
４を接続し、その後、アドレスレジスタ３１．書込みカ
ウンタ３２．ＦＩＦＯ書込みレジスタ３５に制御信号Ｃ
１，Ｃ２，Ｃ４を加えてそれらの内容を出力させる。前
述したように、アドレスレジスタ３１．書込みカウンタ
３２の内容はそれぞれ内部アドレスバス１０５の上位ビ
。
ト、下位ビットに出力されるので、ＦＩＦＯ書込みレジ
スタ３５から出力された情報はアドレスレジスタ３１．
書込みカウンタ３２の内容によって示される外部メモリ
２内のアドレスに書込まれることになる。その後、ＰＩ
ＦＯｉｌｔ１１？１１部５はカウントアツプ信号５１を
書込みカウンタ３２に加え、書込みカウンタ３２の内容
をインクリメントさせる。
スタ３５から出力された情報はアドレスレジスタ３１．
書込みカウンタ３２の内容によって示される外部メモリ
２内のアドレスに書込まれることになる。その後、ＰＩ
ＦＯｉｌｔ１１？１１部５はカウントアツプ信号５１を
書込みカウンタ３２に加え、書込みカウンタ３２の内容
をインクリメントさせる。
次に外部メモリ２のＦＴＦＯメモリ部２２に書込まれた
情報をワンチンブＣＰＵＩ内のＣＰＵ制御部６が読出す
場合の動作を説明する。
情報をワンチンブＣＰＵＩ内のＣＰＵ制御部６が読出す
場合の動作を説明する。
ワンチップＣＰＵＩ内のＣＰＵ＠御部６はアドレスバス
６４．データバス７１を用いてＲＯＭ７からプログラム
を読出し、読出したプログラムに従った処理を行なって
おり、その処理に於いて外部メモリ２のＦＩＦＯメモリ
部２２から情報を読出すことが必要になった場合は、Ｆ
ＩＦＯ制御部５に対して読出し要求６２を加える。ＦＩ
ＦＯ制御部５は読出し要求６２が加えられると、セレク
タ９．１０に制御信号Ｓｌ、Ｓ２を加えて外部アドレス
バス１０２、外部データバス１０３を内部アドレスバス
１０５．内部データバス１０４に接続し、その後、アド
レスレジスタ３１．読出しカウンタ３３に制御信号ＣＩ
、Ｃ３を加えてそれらの内容を出力させる。これにより
、アドレスレジスタ３１及び読出しカウンタ３３の内容
によって示される外部メモリ２のアドレスから情報が読
出され、読出された情報は外部データバス■０３゜セレ
クタ１０．内部データバス１０４を介して０２０１１１
１１１部６に加えられる。その後、ＦＩＦＯ制御部５は
読出しカウンタ３３にカウントアツプ信号５２を加え、
その内容をインクリメントさせる。
６４．データバス７１を用いてＲＯＭ７からプログラム
を読出し、読出したプログラムに従った処理を行なって
おり、その処理に於いて外部メモリ２のＦＩＦＯメモリ
部２２から情報を読出すことが必要になった場合は、Ｆ
ＩＦＯ制御部５に対して読出し要求６２を加える。ＦＩ
ＦＯ制御部５は読出し要求６２が加えられると、セレク
タ９．１０に制御信号Ｓｌ、Ｓ２を加えて外部アドレス
バス１０２、外部データバス１０３を内部アドレスバス
１０５．内部データバス１０４に接続し、その後、アド
レスレジスタ３１．読出しカウンタ３３に制御信号ＣＩ
、Ｃ３を加えてそれらの内容を出力させる。これにより
、アドレスレジスタ３１及び読出しカウンタ３３の内容
によって示される外部メモリ２のアドレスから情報が読
出され、読出された情報は外部データバス■０３゜セレ
クタ１０．内部データバス１０４を介して０２０１１１
１１１部６に加えられる。その後、ＦＩＦＯ制御部５は
読出しカウンタ３３にカウントアツプ信号５２を加え、
その内容をインクリメントさせる。
次にワンチップＣＰＵＩ内のＣＰＵ＠＠部６がホストＣ
ＰＵに転送する情報を外部メモリ２内のＦＩＦＯメモリ
部２３に書込む場合の動作を説明する。
ＰＵに転送する情報を外部メモリ２内のＦＩＦＯメモリ
部２３に書込む場合の動作を説明する。
ＣＰＵ＠御部６はその処理に於いてホストＣＰＵへ転送
する情報をＦＩＦＯメモリ部２３に書込むことが必要に
なると、ＦＴＦＯ制御部５に対して書込み要求６３を加
えると共に、内部データバス１０５にＦＩＦＯメモリ部
２３に書込む情報を出力する。ＦＩＦＯ制御部５は書込
み要求６３が加えられると、演算器４４の出力信号４４
２に基づいて外部メモリ２のＦＩＦＯメモリ部２３に空
きがあるか否かを判断する。
する情報をＦＩＦＯメモリ部２３に書込むことが必要に
なると、ＦＴＦＯ制御部５に対して書込み要求６３を加
えると共に、内部データバス１０５にＦＩＦＯメモリ部
２３に書込む情報を出力する。ＦＩＦＯ制御部５は書込
み要求６３が加えられると、演算器４４の出力信号４４
２に基づいて外部メモリ２のＦＩＦＯメモリ部２３に空
きがあるか否かを判断する。
そして、ＦＩＦＯメモリ部２３部室３があると判断した
場合は、セレクタ９．１０に制御信号Ｓ１．８２を加え
て外部アドレスバス１０２．外部データバス１０３に内
部アドレスバス１０５．内部データバス１０４を接続し
、その後、アドレスレジスタ４１．書込みカウンタ４２
に制御信号Ｃ５、Ｃ６を加えてそれらの内容を出力させ
る。これにより、ＣＰＵＩＪ御部６から出力された情報
はアドレスレジスタ４１．書込みカウンタ４２の内容に
よって示されるＦＩＦＯメモリ部２３内のアドレスに書
込まれる。その後、ＦＩＦＯ制御部５は書込みカウンタ
４２にカウントアツプ信号５３に加えてその内容をイン
クリメントさせる。また、ＦＩＦＯメモリ部２３部室３
がないと判断した場合は、ｃｐｕ制御部６に信号５６を
加え、ＦＩＦＯメモリ部２３部室３であることを通知す
る。この通知を受けた場合は、ＣＰυ制御部６は例えば
所定時間経過後に再び前述した処理を行なう。
場合は、セレクタ９．１０に制御信号Ｓ１．８２を加え
て外部アドレスバス１０２．外部データバス１０３に内
部アドレスバス１０５．内部データバス１０４を接続し
、その後、アドレスレジスタ４１．書込みカウンタ４２
に制御信号Ｃ５、Ｃ６を加えてそれらの内容を出力させ
る。これにより、ＣＰＵＩＪ御部６から出力された情報
はアドレスレジスタ４１．書込みカウンタ４２の内容に
よって示されるＦＩＦＯメモリ部２３内のアドレスに書
込まれる。その後、ＦＩＦＯ制御部５は書込みカウンタ
４２にカウントアツプ信号５３に加えてその内容をイン
クリメントさせる。また、ＦＩＦＯメモリ部２３部室３
がないと判断した場合は、ｃｐｕ制御部６に信号５６を
加え、ＦＩＦＯメモリ部２３部室３であることを通知す
る。この通知を受けた場合は、ＣＰυ制御部６は例えば
所定時間経過後に再び前述した処理を行なう。
次に、ＦＩＦＯ制御部５がＦＩＦＯメ％ｌＪ部２３に書
込んだ情報を、ホス）ＣＰＵが読出す場合の動作を説明
する。
込んだ情報を、ホス）ＣＰＵが読出す場合の動作を説明
する。
ホストＣＰＵは先ず、ＦＩＦＯ続出しレジスタ４５に情
報がセントされているか、或いはＦＩＦＯメモリ部２３
部室３プティでないことを空検出器４６の出力信号４６
１或いは演算器４４の出力信号４４２に基づいて確認す
る。その確認が済むと、ホストＣＰＵはアドレスバス１
００を介してワンチップＣＰＵＩに続出し要求に対応し
たアドレスを出力する。
報がセントされているか、或いはＦＩＦＯメモリ部２３
部室３プティでないことを空検出器４６の出力信号４６
１或いは演算器４４の出力信号４４２に基づいて確認す
る。その確認が済むと、ホストＣＰＵはアドレスバス１
００を介してワンチップＣＰＵＩに続出し要求に対応し
たアドレスを出力する。
ワンチップＣＰＵＩ内のアドレスデコーダ８は読出し要
求に対応したアドレスが加えられることにより信号８２
を“１″とする。信号８２が“１”となると、ＦＩＦＯ
制御部５は先ず、空検出器４６の出力信号に基づいてＦ
ＩＦＯ続出しレジスタ４５に情報がセットされているか
否かを判断し、情報がセットされていると判断した場合
はＦＩＦＯ続出しレジスタ４５に制御信号Ｃ８を加えて
その内容を出力させる。これにより、ＦＩＦＯ続出しレ
ジスタ４５にセットされていた情報はデータバス１０１
を介してホストＣＰＵへ転送させる。
求に対応したアドレスが加えられることにより信号８２
を“１″とする。信号８２が“１”となると、ＦＩＦＯ
制御部５は先ず、空検出器４６の出力信号に基づいてＦ
ＩＦＯ続出しレジスタ４５に情報がセットされているか
否かを判断し、情報がセットされていると判断した場合
はＦＩＦＯ続出しレジスタ４５に制御信号Ｃ８を加えて
その内容を出力させる。これにより、ＦＩＦＯ続出しレ
ジスタ４５にセットされていた情報はデータバス１０１
を介してホストＣＰＵへ転送させる。
次いで、ＦＩＦＯ制御部５ば演算器４４の出力信号４４
１に基づいてＦＩＦＯメモリ部２３部室３プティか否か
を判断する。そして、ＦＩＦＯメモリ部２３部室３プテ
ィであると判断した場合はその処理を終了し、エンプテ
ィでないと判断した場合はセレクタ９．１０に制御信号
Ｓｌ、Ｓ２を加えて外部アドレスバス１０２．外部デー
タバス１０３と内部アドレスバス１０５．内部データバ
ス１０４とを接続し、次いで、アドレスレジスタ４１、
読出しカウンタ４３に制御信号Ｃ５，Ｃ７を加えてアド
レスレジスタ４１．読出しカウンタ４３の内容によって
示されるＦＩＦＯメモリ部２３部室３レスに格納されて
いる情報をＦＩＦＯ続出しレジスタ４５にセットする。
１に基づいてＦＩＦＯメモリ部２３部室３プティか否か
を判断する。そして、ＦＩＦＯメモリ部２３部室３プテ
ィであると判断した場合はその処理を終了し、エンプテ
ィでないと判断した場合はセレクタ９．１０に制御信号
Ｓｌ、Ｓ２を加えて外部アドレスバス１０２．外部デー
タバス１０３と内部アドレスバス１０５．内部データバ
ス１０４とを接続し、次いで、アドレスレジスタ４１、
読出しカウンタ４３に制御信号Ｃ５，Ｃ７を加えてアド
レスレジスタ４１．読出しカウンタ４３の内容によって
示されるＦＩＦＯメモリ部２３部室３レスに格納されて
いる情報をＦＩＦＯ続出しレジスタ４５にセットする。
つまり、ＦｒＦＯメモリ部２３部活３されている情報を
読出しレジスタ４５に先読みしておくものである。その
後、ＦＩＦＯ制御部５は読出しカウンタ４３にカウント
アツプ信号５４を加えて読出しカウンタ４３の内容をイ
ンクリメントさせ、処理を終了する。
読出しレジスタ４５に先読みしておくものである。その
後、ＦＩＦＯ制御部５は読出しカウンタ４３にカウント
アツプ信号５４を加えて読出しカウンタ４３の内容をイ
ンクリメントさせ、処理を終了する。
また、空検出器４６の出力信号４６１に基づいてＦＩＦ
Ｏ続出しレジスタ４５にデータがセントされていないと
判断した場合は、セレクタ９．１０に制御信号ＳＬ、３
２を加えて外部アドレスバス１０２．外部データバス１
０３に内部アドレスバス１０５．内部データバス１０４
を接続し、次いでアドレスレジスタ４１．読出しカウン
タ４３に制御信号Ｃ５，Ｃ７を加えてアドレスレジスタ
４１、読出しカウンタ４３の内容によって示されるＦＩ
ＦＯメモリ部２３部室３レスから情報を読出し、読出し
た情報をＦＩＦＯ続出しレジスタ４５にセントする。そ
の後、ＦＩＦＯ制御部５はＦＩＦＯ読出しレジスタ４５
に制御信号Ｃ８を加えてその内容を出力させ、ＦＩＦＯ
続出しレジスタ４５から出力された情報はデータバス１
０１を介してホストＣＰＵに転送される。
Ｏ続出しレジスタ４５にデータがセントされていないと
判断した場合は、セレクタ９．１０に制御信号ＳＬ、３
２を加えて外部アドレスバス１０２．外部データバス１
０３に内部アドレスバス１０５．内部データバス１０４
を接続し、次いでアドレスレジスタ４１．読出しカウン
タ４３に制御信号Ｃ５，Ｃ７を加えてアドレスレジスタ
４１、読出しカウンタ４３の内容によって示されるＦＩ
ＦＯメモリ部２３部室３レスから情報を読出し、読出し
た情報をＦＩＦＯ続出しレジスタ４５にセントする。そ
の後、ＦＩＦＯ制御部５はＦＩＦＯ読出しレジスタ４５
に制御信号Ｃ８を加えてその内容を出力させ、ＦＩＦＯ
続出しレジスタ４５から出力された情報はデータバス１
０１を介してホストＣＰＵに転送される。
ホストＣＰＵに情報を転送すると、ＦＩＦＯ制御部５は
読出しカウンタ４３にカウントアンプ信号５４を加えて
読出しカウンタ４３の内容をインクリメントさせ、次い
で演算器４４の出力信号４４１に基づいてＦＩＦＯメモ
リ部２３部室３ブティであるか否かを判断する。そして
、エンプティであると判断した場合は処理を終了し、エ
ンプティでないと判断した場合はアドレスレジスタ４１
゜読出しカウンタ４３に制御信号Ｃ５，Ｃ７に加えてそ
れらの内容によって示されるＦＩＦＯメモリ部２３部子
３レスに格納されている情報をＦＩＦＯ続出しレジスタ
４５にセットし、次いで読出しカウンタ４３にカウント
アツプ信号５４を加えてその内容をインクリメントさせ
、その後、処理を終了する。
読出しカウンタ４３にカウントアンプ信号５４を加えて
読出しカウンタ４３の内容をインクリメントさせ、次い
で演算器４４の出力信号４４１に基づいてＦＩＦＯメモ
リ部２３部室３ブティであるか否かを判断する。そして
、エンプティであると判断した場合は処理を終了し、エ
ンプティでないと判断した場合はアドレスレジスタ４１
゜読出しカウンタ４３に制御信号Ｃ５，Ｃ７に加えてそ
れらの内容によって示されるＦＩＦＯメモリ部２３部子
３レスに格納されている情報をＦＩＦＯ続出しレジスタ
４５にセットし、次いで読出しカウンタ４３にカウント
アツプ信号５４を加えてその内容をインクリメントさせ
、その後、処理を終了する。
以上説明したように、本発明はワンチップＣＰＵと接続
される外部メモリにＦＩＦＯメモリ部を設け、ワンチッ
プＣＰＵ内にＦＩＦＯメモリ部に於ける書込み位置、読
出し位置を指示する書込みカウンタ、読出しカウンタ等
を設けたものであるので、経済的な構成でＦＩＦＯ長を
大きくすることができる効果がある。また、本発明は、
ＦＴＦＯメモリ部に格納されている情報を先読みしてお
く読出しレジスタを設けたものであるので、ホス）ＣＰ
Ｕ等の外部装置が情報を読出す際のアクセス時間を短い
ものにすることができる効果がある。
される外部メモリにＦＩＦＯメモリ部を設け、ワンチッ
プＣＰＵ内にＦＩＦＯメモリ部に於ける書込み位置、読
出し位置を指示する書込みカウンタ、読出しカウンタ等
を設けたものであるので、経済的な構成でＦＩＦＯ長を
大きくすることができる効果がある。また、本発明は、
ＦＴＦＯメモリ部に格納されている情報を先読みしてお
く読出しレジスタを設けたものであるので、ホス）ＣＰ
Ｕ等の外部装置が情報を読出す際のアクセス時間を短い
ものにすることができる効果がある。
また、更に、本発明は、書込み要求の要求元からの情報
を一時格納しておく書込みレジスタを設けたものである
ので、書込み時にホス）ＣＰＵ等の外部装置を待たせる
ことがなくなる効果がある。
を一時格納しておく書込みレジスタを設けたものである
ので、書込み時にホス）ＣＰＵ等の外部装置を待たせる
ことがなくなる効果がある。
第１図は本発明の実施例のブロック図及び、第２図は外
部メモリのメモリマツプである。 図に於いて、１・・・ワンチップＣＰＵ、２・・・外部
メモリ、３．４・・・ＦＩＦＯレジスタ部、５・・・Ｆ
ＴＦＯ制御部、６・・・ｃｐｕ制御部、７・・・ＲＯＭ
、８・・・アドレスデコーダ、９．１０・・・セレクタ
、２１・・・データ部、２２．２３・・・ＦＩＦＯメモ
リ部、３１．４１・・・アドレスレジスタ、３２．４２
・・・書込みカウンタ、３３．４３・・・続出しカウン
タ、３４４４・・・演算器、３５・・・ＦＩＦＯ書込み
レジスタ、３６．４６・・・空検出器、４５・・・ＦＩ
ＦＯ読出しレジスタ、１００・・・アドレスバス、１０
１・・・データバス、１０２・・・外部アドレスバス、
１０３・・・外部データバス、 Ｏ４・・・内部データバス、 １０５・・・ 内部アドレスバス。
部メモリのメモリマツプである。 図に於いて、１・・・ワンチップＣＰＵ、２・・・外部
メモリ、３．４・・・ＦＩＦＯレジスタ部、５・・・Ｆ
ＴＦＯ制御部、６・・・ｃｐｕ制御部、７・・・ＲＯＭ
、８・・・アドレスデコーダ、９．１０・・・セレクタ
、２１・・・データ部、２２．２３・・・ＦＩＦＯメモ
リ部、３１．４１・・・アドレスレジスタ、３２．４２
・・・書込みカウンタ、３３．４３・・・続出しカウン
タ、３４４４・・・演算器、３５・・・ＦＩＦＯ書込み
レジスタ、３６．４６・・・空検出器、４５・・・ＦＩ
ＦＯ読出しレジスタ、１００・・・アドレスバス、１０
１・・・データバス、１０２・・・外部アドレスバス、
１０３・・・外部データバス、 Ｏ４・・・内部データバス、 １０５・・・ 内部アドレスバス。
Claims (3)
- （１）外部メモリが接続される入出力端子を有するワン
チップＣＰＵに於いて、 前記外部メモリに設けるＦＩＦＯメモリ部の先頭アドレ
スを指示するアドレスレジスタと、前記ＦＩＦＯメモリ
部に於ける情報の書込み位置を指示し、情報の書込みが
行なわれる毎に内容が更新される書込みカウンタと、 前記ＦＩＦＯメモリ部に於ける情報の読出し位置を指示
し、情報の読出しが行なわれる毎に内容が更新される読
出しカウンタと、 書込み要求に応答して前記ＦＩＦＯメモリ部の前記アド
レスレジスタの内容と前記書込みカウンタの内容とによ
って示されるアドレスに情報を書込むと共に、読出し要
求に応答して前記ＦＩＦＯメモリ部の前記アドレスレジ
スタの内容と前記読出しカウンタの内容とによって示さ
れるアドレスから情報を読出すＦＩＦＯ制御手段とを含
むことを特徴とするワンチップＣＰＵ。 - （２）外部メモリが接続される入出力端子を有するワン
チップＣＰＵに於いて、 前記外部メモリに設けるＦＩＦＯメモリ部の先頭アドレ
スを指示するアドレスレジスタと、前記ＦＩＦＯメモリ
部に於ける情報の書込み位置を指示し、情報の書込みが
行なわれる毎に内容が更新される書込みカウンタと、 前記ＦＩＦＯメモリ部に於ける情報の読出し位置を指示
し、情報の読出しが行なわれる毎に内容が更新される読
出しカウンタと、 前記ＦＩＦＯメモリ部から読出された情報が格納される
読出しレジスタと、 書込み要求に応答して前記ＦＩＦＯメモリ部の前記アド
レスレジスタの内容と前記書込みカウンタの内容とによ
って示されるアドレスに情報を書込み、読出し要求に応
答して前記読出しレジスタの内容を要求元に送出した後
、前記ＦＩＦＯメモリ部の前記アドレスレジスタの内容
と前記読出しカウンタの内容とによって示されるアドレ
スに格納されている情報を前記読出しレジスタに格納す
るＦＩＦＯ制御手段とを含むことを特徴とするワンチッ
プＣＰＵ。 - （３）外部メモリが接続される入出力端子を有するワン
チップＣＰＵに於いて、 前記外部メモリに設けるＦＩＦＯメモリ部の先頭アドレ
スを指示するアドレスレジスタと、前記ＦＩＦＯメモリ
部に於ける情報の書込み位置を指示し、情報の書込みが
行なわれる毎に内容が更新される書込みカウンタと、 前記ＦＩＦＯメモリ部に於ける情報の読出し位置を指示
し、情報の読出しが行なわれる毎に内容が更新される読
出しカウンタと、 書込み要求の要求元からの情報を一時格納する書込みレ
ジスタと、 書込み要求に応答して前記ＦＩＦＯメモリ部への情報の
書込みが可能となることにより前記書込みレジスタに格
納されている情報を前記ＦＩＦＯメモリ部の前記アドレ
スレジスタの内容と前記書込みカウンタの内容とによっ
て示されるアドレスに書込み、読出し要求に応答して前
記ＦＩＦＯメモリ部の前記アドレスレジスタの内容と前
記読出しカウンタの内容とによって示されるアドレスか
ら情報を読出すＦＩＦＯ制御手段とを含むことを特徴と
するワンチップＣＰＵ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2009000A JPH03212776A (ja) | 1990-01-18 | 1990-01-18 | ワンチップｃｐｕ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2009000A JPH03212776A (ja) | 1990-01-18 | 1990-01-18 | ワンチップｃｐｕ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03212776A true JPH03212776A (ja) | 1991-09-18 |
Family
ID=11708410
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2009000A Pending JPH03212776A (ja) | 1990-01-18 | 1990-01-18 | ワンチップｃｐｕ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03212776A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000062153A1 (en) * | 1999-04-12 | 2000-10-19 | Telefonaktiebolaget Lm Ericsson (Publ) | Divided buffer |
| JP2015219916A (ja) * | 2014-05-16 | 2015-12-07 | イーエム・ミクロエレクトロニク−マリン・エス アー | Ｆｉｆｏメモリの運用 |
-
1990
- 1990-01-18 JP JP2009000A patent/JPH03212776A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000062153A1 (en) * | 1999-04-12 | 2000-10-19 | Telefonaktiebolaget Lm Ericsson (Publ) | Divided buffer |
| US6625672B1 (en) | 1999-04-12 | 2003-09-23 | Telefonaktiebolaget Lm Ericsson (Publ) | Divided buffer |
| JP2015219916A (ja) * | 2014-05-16 | 2015-12-07 | イーエム・ミクロエレクトロニク−マリン・エス アー | Ｆｉｆｏメモリの運用 |
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