JPH03212776A - ワンチップcpu - Google Patents

ワンチップcpu

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JPH03212776A
JPH03212776A JP2009000A JP900090A JPH03212776A JP H03212776 A JPH03212776 A JP H03212776A JP 2009000 A JP2009000 A JP 2009000A JP 900090 A JP900090 A JP 900090A JP H03212776 A JPH03212776 A JP H03212776A
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Mitsugi Anezaki
姉崎 貢
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はワンチップCPUに関し、特に、ホス)CPU
との通信用にFIFO機能を有するワンチップCPUに
関する。
〔従来の技術〕
従来、ホストCPUとの通信用にFIFO機能を有する
ワンチップCPUに於いては、FIFOメモリ部はワン
チップCPU内に構成されていた。
〔発明が解決しようとする課題〕
上述したような、ワンチップCPU内にFIFOメモリ
部を構成する従来例では、ICチップ上に色々な機能を
組込むことが必要になるため、FIFOメモリ部の大き
さが制限されてしまい、上位のホストCPUが他の処理
の為にデータを引取れない場合や、瞬間的に高速データ
転送を行なう場合にはすぐにFTFOメモリ部にデータ
が詰まってしまうという問題があった。また、TCチン
プの大きさを大きくすれば、F’lFO長を大きくする
ことはできるが、高価になってしまうという問題がある
本発明の目的は経済的な構成で、FIFO長を大きくで
きるようにすることにある。
〔課題を解決するための手段〕
本発明は上記目的を達成するため、 外部メモリが接続される入出力端子を有するワンチップ
CPUに於いて、 前記外部メモリに設けるFIFOメモリ部の先頭アドレ
スを指示するアドレスレジスタと、前記FIFOメモリ
部に於ける情報の書込み位置を指示し、情報の書込みが
行なわれる毎に内容が更新される書込みカウンタと、 前記FIFOメモリ部に於ける情報の読出し位置を指示
し、情報の続出しが行なわれる毎に内容が更新される読
出しカウンタと、 書込み要求に応答して前記FIFOメモリ部の前記アド
レスレジスタの内容と前記書込みカウンタの内容とによ
って示されるアドレスに情報を書込むと共に、読出し要
求に応答して前記FIFOメモリ部の前記アドレスレジ
スタの内容と前記読出しカウンタの内容とによって示さ
れるアドレスから情報を読出すFIFO′MJ手段とを
設けたものである。
また、本発明は、ホス)CPU等の外部装置からの読出
し時のアクセス時間を短くするようにするため、 外部メモリが接続される入出力端子を有するワンチップ
CPUに於いて、 前記外部メモリに設けるFIFOメモリ部の先頭アドレ
スを出力するアドレスレジスタと、前記FIFOメモリ
部に於ける情報の書込み位置を指示し、情報の書込みが
行なわれる毎に内容が更新される書込みカウンタと、 前記FIFOメモリ部に於ける情報の読出し位置を指示
し、情報の読出しが行なわれる毎に内容が更新される読
出しカウンタと、 前記FIFOメモリ部から読出された情報が格納される
読出しレジスタと、 書込み要求に応答して前記FIFOメモリ部の前記アド
レスレジスタの内容と前記書込みカウンタの内容とによ
って示されるアドレスに情報を書込み、読出し要求に応
答して前記読出しレジスタの内容を要求元に送出した後
、前記FIFOメモリ部の前記アドレスレジスタの内容
と前記読出しカウンタの内容とによって示されるアドレ
スに格納されている情報を前記読出しレジスタに格納す
るFIFO制御手段とを設けたものである。
また、更に、本発明は、ホストCPU等の外部装置から
情報を書込む際、外部装置の待ち時間をなくすため、 外部メモリが接続される入出力端子を有するワンチップ
cpuに於いて、 前記外部メモリに設けるFIFOメモリ部の先頭アドレ
スを指示するアドレスレジスタと、前記FIFOメモリ
部に於ける情報の書込み位置を指示し、情報の書込みが
行なわれる毎に内容が更新される書込みカウンタと、 前記FIFOメモリ部に於ける情報の読出し位置を指示
し、情報の読出しが行なわれる毎に内容が更新される読
出しカウンタと、 書込み要求の要求元からの情報を一時格納する書込みレ
ジスタと、 書込み要求に応答して前記FIFOメモリ部への情報の
書込みが可能となることにより前記書込みレジスタに格
納されている情報を前記FIFOメモリ部の前記アドレ
スレジスタの内容と前記書込みカウンタの内容とによっ
て示されるアドレスに書込み、読出し要求に応答して前
記FIFOメモリ部の前記アドレスレジスタの内容と前
記読出しカウンタの内容とによって示されるアドレスか
ら情報を読出すFrF○制御手段とを設けたものである
〔作 用〕
アドレスレジスタは外部メモリに設けるFIFOメモリ
部の先頭アドレスを指示する。書込みカウンタはFIF
Oメモリ部に於ける情報の書込み位置を指示し、情報の
書込みが行なわれる毎にその内容が更新される。読出し
カウンタはFIFOメモリ部に於ける情報の読出し位置
を指示し、情報の読出しが行なわれる毎に内容が更新さ
れる。
FIFO制御手段は書込み要求に応答してFIFOメモ
リ部のアドレスレジスタの内容と書込みカウンタの内容
とによって示されるアドレスに情報を書込み、読出し要
求に応答してFIFOメモリ部のアドレスレジスタの内
容と読出しカウンタの内容とによって示されるアドレス
に格納されている情報を読出す。
読出しレジスタにはFIFOメモリ部から読出された情
報が格納され、FIFO制御手段は書込み要求に応答し
てFIFOメモリ部のアドレスレジスタの内容と書込み
カウンタの内容とによって示されるアドレスに情報を書
込み、読出し要求に応答して読出しレジスタの内容をホ
ストCPU等の要求元に送出した後、FIFOメモリ部
のアドレスレジスタの内容と読出しカウンタの内容とに
よって示されるアドレスに格納されている情報を読出し
レジスタに格納する。即ち、読出しレジスタに読出し要
求の要求元へ転送する情報が先読みされているので、ホ
ストCPU等の外部装置からの読出し時のアクセス時間
を短くすることができる。
書込みレジスタには書込み要求の要求元からの情報が一
時格納され、FIFO*]m手段は書込み要求に応答し
てFIFOメモリ部への情報の書込みが可能となること
により書込みレジスタに格納されている情報をFIFO
メモリ部の前記アドレスレジスタの内容と前記書込みカ
ウンタの内容とによって示されるアドレスに書込み、読
出し要求に応答してFIFOメモリ部の前記アドレスレ
ジスタの内容と前記読出しカウンタの内容とによって示
されるアドレスから情報を読出すFIFO制御手段とを
設けたものである。即ち、F(FOメモリ部への情報の
書込みが可能でない場合であっても、ホス)CPU等の
外部装置は書込みレジス夕に情報を書込むだけで良いの
で、待ち時間をなくすことができる。
〔実施例〕
次に本発明の実施例について図面を参照して詳細に説明
する。
第1図は本発明の実施例のブロック図であり、ワンチッ
プCPUIと、ワンチップCPUIと外部アドレスバス
102.外部データバス103によって接続された外部
メモリ2とから構成されている。外部メモリ2は第2図
に示すように、データ部21と、ホストCPU (図示
せず)からの情報を格納する第1のFIFOメモリ部2
2部子2ストCPUへの情報を格納する第2のFIFO
メモリ部23部外3構成されている。ワンチップCPU
Iは第1.第2のFIFOレジスタ部3,4と、F■F
O制御部5と、CPU′M制御部6と、プログラムが格
納されたROM7と、アドレスデコーダ8と、セレクタ
9.IOと、内部データバス104と、内部アドレスバ
ス105とを含んでいる。
第1のFIFOレジスタ部3は外部メモリ2に設けられ
た第1のFIFOメモリ部22部子2アドレスを指示す
るアドレスレジスタ31と、FIFOメモリ部22部子
2る情報(データ、コマンド等)の書込み位置を示す書
込みカウンタ32と、FIFOメモリ部22部子2る情
報の読出し位置を示す読出しカウンタ33と、書込みカ
ウンタ32及び読出しカウンタ33の内容に基づいてF
IFOメモリ部22部子2られている情報量を求め、F
IFOメモリ部22部子2プティの場合は信号341を
出力し、フルの場合は信号342を出力する演算器34
と、ホストCPUからの情報が一時格納されるFIFO
書込みレジスタ35と、FIFO書込みレジスタ35が
エンプティの時、信号341を出力する空検出器36と
から構成されている。アドレスレジスタ31の出力はm
+nビット構成の内部アドレスバス105の上位mビッ
トに出力され、書込みカウンタ32及び続出しカウンタ
33の出力は内部アドレスバス105の下位nビットに
出力され、アドレスレジスタ31の内容と書込みカウン
タ32の内容とによって情報を書込むFIFOメモリ部
22部子2レスが指示され、アドレスレジスタ31の内
容と続出しカウンタ33の内容とによって情報を読出す
FIFOメモリ部22部子2レスが指示される。
第2のFIFOレジスタ部4は外部メモリ2に設けられ
た第2のFIFOメモリ部23部外3アドレスを指示す
るアドレスレジスタ41と、FIFOメモリ部23部外
3る情報の書込み位置を示す書込みカウンタ42と、F
IFOメモリ部23部外3る情報の続出し位置を示す読
出しカウンタ43と、書込みカウンタ42及び読出しカ
ウンタ43の内容に基づいてFIFOメモリ部23部外
3られている情報量を求め、FIFOメモリ部23部外
3プティの場合は信号441を出力し、フルの場合は信
号442を出力する演算器44と、FIFOメモリ部2
3部外3出した情報が一時格納されるFIFO続出しレ
ジスタ45と、FIFO続出しレジスタ45がエンプテ
ィの時、信号461を出力する空検出器46とから構成
されている。アドレスレジスタ41の内容は内部アドレ
スバス105の上位mビットに出力され、書込みカウン
タ42.読出しカウンタ43の内容は内部アドレスバス
105の下位nビットに出力され、アドレスレジスタ4
1の内容と書込みカウンタ42の内容とによって情報を
書込むFIFOメモリ部23部外3レスが指示され、ア
ドレスレジスタ41の内容と読出しカウンタ43の内容
とによって情報を読出すFIFOメモリ部23部外3レ
スが指示される。
セレクタ9はワンチップCPUI内に複数存在する内部
アドレスバスの内の1つをFIFO制御部5から出力さ
れる制御信号s1に従って選択し、外部アドレスバス1
02と接続する。セレクタ10はワンチップCPUI内
に複数存在する内部データバスの内の1つを制御信号S
2に従って選択し、外部データバス103と接続する。
ワンチップCPUIと図示を省略したホストCPUとは
アドレスバス100.データバス101を介して接続さ
れており、また、ホストCPUには演算器34.44の
出力信号341,342゜441.442及び空検出器
36.46の出力信号361,461が加えられている
次に本実施例の動作を各図を参照して説明する。
先ず、ホストCPUからの情報を外部メモリ2内のFI
FOメモリ部22に書込む場合の動作を説明する。
ホス)CPUは先ず、演算器34の出力信号342及び
空検出器36の出力信号361に基づいて外部メモリ2
のFIFOメモリ部22に空きがあり、且つFIFO書
込みレジスタ35にデータがセントされていないことを
確認する。その確認が済むと、ホストCPUはアドレス
バス100を介してワンチップCPU1に書込み要求に
対応したアドレスを加えると共に、データバス101を
介してワンチップCPU 1にFIFOメモリ部22に
書込むべき情報を加える。
アドレスデコーダ8はアドレスバス100を介して書込
み要求に対応したアドレスが加えられると、信号81を
“1”とする、これにより、F■FO制御部5はCPU
制御部6に対して内部バスの使用要求55を加える。C
PU制御部6は内部データバス104.内部アドレスバ
ス105が使用されていなければ直ちに、使用されてい
れば使用終了後にFIFO制御部5に対して使用許可6
1を加える。使用許可61が加えられると、F!FO制
御部5はセレクタ9.10に制御信号SL。
S2を加えて外部アドレスバス102.外部データバス
103に内部アドレスバス105.内部データバス10
4を接続し、その後、アドレスレジスタ31.書込みカ
ウンタ32.FIFO書込みレジスタ35に制御信号C
1,C2,C4を加えてそれらの内容を出力させる。前
述したように、アドレスレジスタ31.書込みカウンタ
32の内容はそれぞれ内部アドレスバス105の上位ビ
ト、下位ビットに出力されるので、FIFO書込みレジ
スタ35から出力された情報はアドレスレジスタ31.
書込みカウンタ32の内容によって示される外部メモリ
2内のアドレスに書込まれることになる。その後、PI
FOilt11?11部5はカウントアツプ信号51を
書込みカウンタ32に加え、書込みカウンタ32の内容
をインクリメントさせる。
次に外部メモリ2のFTFOメモリ部22に書込まれた
情報をワンチンブCPUI内のCPU制御部6が読出す
場合の動作を説明する。
ワンチップCPUI内のCPU@御部6はアドレスバス
64.データバス71を用いてROM7からプログラム
を読出し、読出したプログラムに従った処理を行なって
おり、その処理に於いて外部メモリ2のFIFOメモリ
部22から情報を読出すことが必要になった場合は、F
IFO制御部5に対して読出し要求62を加える。FI
FO制御部5は読出し要求62が加えられると、セレク
タ9.10に制御信号Sl、S2を加えて外部アドレス
バス102、外部データバス103を内部アドレスバス
105.内部データバス104に接続し、その後、アド
レスレジスタ31.読出しカウンタ33に制御信号CI
、C3を加えてそれらの内容を出力させる。これにより
、アドレスレジスタ31及び読出しカウンタ33の内容
によって示される外部メモリ2のアドレスから情報が読
出され、読出された情報は外部データバス■03゜セレ
クタ10.内部データバス104を介して020111
111部6に加えられる。その後、FIFO制御部5は
読出しカウンタ33にカウントアツプ信号52を加え、
その内容をインクリメントさせる。
次にワンチップCPUI内のCPU@@部6がホストC
PUに転送する情報を外部メモリ2内のFIFOメモリ
部23に書込む場合の動作を説明する。
CPU@御部6はその処理に於いてホストCPUへ転送
する情報をFIFOメモリ部23に書込むことが必要に
なると、FTFO制御部5に対して書込み要求63を加
えると共に、内部データバス105にFIFOメモリ部
23に書込む情報を出力する。FIFO制御部5は書込
み要求63が加えられると、演算器44の出力信号44
2に基づいて外部メモリ2のFIFOメモリ部23に空
きがあるか否かを判断する。
そして、FIFOメモリ部23部室3があると判断した
場合は、セレクタ9.10に制御信号S1.82を加え
て外部アドレスバス102.外部データバス103に内
部アドレスバス105.内部データバス104を接続し
、その後、アドレスレジスタ41.書込みカウンタ42
に制御信号C5、C6を加えてそれらの内容を出力させ
る。これにより、CPUIJ御部6から出力された情報
はアドレスレジスタ41.書込みカウンタ42の内容に
よって示されるFIFOメモリ部23内のアドレスに書
込まれる。その後、FIFO制御部5は書込みカウンタ
42にカウントアツプ信号53に加えてその内容をイン
クリメントさせる。また、FIFOメモリ部23部室3
がないと判断した場合は、cpu制御部6に信号56を
加え、FIFOメモリ部23部室3であることを通知す
る。この通知を受けた場合は、CPυ制御部6は例えば
所定時間経過後に再び前述した処理を行なう。
次に、FIFO制御部5がFIFOメ%lJ部23に書
込んだ情報を、ホス)CPUが読出す場合の動作を説明
する。
ホストCPUは先ず、FIFO続出しレジスタ45に情
報がセントされているか、或いはFIFOメモリ部23
部室3プティでないことを空検出器46の出力信号46
1或いは演算器44の出力信号442に基づいて確認す
る。その確認が済むと、ホストCPUはアドレスバス1
00を介してワンチップCPUIに続出し要求に対応し
たアドレスを出力する。
ワンチップCPUI内のアドレスデコーダ8は読出し要
求に対応したアドレスが加えられることにより信号82
を“1″とする。信号82が“1”となると、FIFO
制御部5は先ず、空検出器46の出力信号に基づいてF
IFO続出しレジスタ45に情報がセットされているか
否かを判断し、情報がセットされていると判断した場合
はFIFO続出しレジスタ45に制御信号C8を加えて
その内容を出力させる。これにより、FIFO続出しレ
ジスタ45にセットされていた情報はデータバス101
を介してホストCPUへ転送させる。
次いで、FIFO制御部5ば演算器44の出力信号44
1に基づいてFIFOメモリ部23部室3プティか否か
を判断する。そして、FIFOメモリ部23部室3プテ
ィであると判断した場合はその処理を終了し、エンプテ
ィでないと判断した場合はセレクタ9.10に制御信号
Sl、S2を加えて外部アドレスバス102.外部デー
タバス103と内部アドレスバス105.内部データバ
ス104とを接続し、次いで、アドレスレジスタ41、
読出しカウンタ43に制御信号C5,C7を加えてアド
レスレジスタ41.読出しカウンタ43の内容によって
示されるFIFOメモリ部23部室3レスに格納されて
いる情報をFIFO続出しレジスタ45にセットする。
つまり、FrFOメモリ部23部活3されている情報を
読出しレジスタ45に先読みしておくものである。その
後、FIFO制御部5は読出しカウンタ43にカウント
アツプ信号54を加えて読出しカウンタ43の内容をイ
ンクリメントさせ、処理を終了する。
また、空検出器46の出力信号461に基づいてFIF
O続出しレジスタ45にデータがセントされていないと
判断した場合は、セレクタ9.10に制御信号SL、3
2を加えて外部アドレスバス102.外部データバス1
03に内部アドレスバス105.内部データバス104
を接続し、次いでアドレスレジスタ41.読出しカウン
タ43に制御信号C5,C7を加えてアドレスレジスタ
41、読出しカウンタ43の内容によって示されるFI
FOメモリ部23部室3レスから情報を読出し、読出し
た情報をFIFO続出しレジスタ45にセントする。そ
の後、FIFO制御部5はFIFO読出しレジスタ45
に制御信号C8を加えてその内容を出力させ、FIFO
続出しレジスタ45から出力された情報はデータバス1
01を介してホストCPUに転送される。
ホストCPUに情報を転送すると、FIFO制御部5は
読出しカウンタ43にカウントアンプ信号54を加えて
読出しカウンタ43の内容をインクリメントさせ、次い
で演算器44の出力信号441に基づいてFIFOメモ
リ部23部室3ブティであるか否かを判断する。そして
、エンプティであると判断した場合は処理を終了し、エ
ンプティでないと判断した場合はアドレスレジスタ41
゜読出しカウンタ43に制御信号C5,C7に加えてそ
れらの内容によって示されるFIFOメモリ部23部子
3レスに格納されている情報をFIFO続出しレジスタ
45にセットし、次いで読出しカウンタ43にカウント
アツプ信号54を加えてその内容をインクリメントさせ
、その後、処理を終了する。
〔発明の効果〕
以上説明したように、本発明はワンチップCPUと接続
される外部メモリにFIFOメモリ部を設け、ワンチッ
プCPU内にFIFOメモリ部に於ける書込み位置、読
出し位置を指示する書込みカウンタ、読出しカウンタ等
を設けたものであるので、経済的な構成でFIFO長を
大きくすることができる効果がある。また、本発明は、
FTFOメモリ部に格納されている情報を先読みしてお
く読出しレジスタを設けたものであるので、ホス)CP
U等の外部装置が情報を読出す際のアクセス時間を短い
ものにすることができる効果がある。
また、更に、本発明は、書込み要求の要求元からの情報
を一時格納しておく書込みレジスタを設けたものである
ので、書込み時にホス)CPU等の外部装置を待たせる
ことがなくなる効果がある。
【図面の簡単な説明】
第1図は本発明の実施例のブロック図及び、第2図は外
部メモリのメモリマツプである。 図に於いて、1・・・ワンチップCPU、2・・・外部
メモリ、3.4・・・FIFOレジスタ部、5・・・F
TFO制御部、6・・・cpu制御部、7・・・ROM
、8・・・アドレスデコーダ、9.10・・・セレクタ
、21・・・データ部、22.23・・・FIFOメモ
リ部、31.41・・・アドレスレジスタ、32.42
・・・書込みカウンタ、33.43・・・続出しカウン
タ、3444・・・演算器、35・・・FIFO書込み
レジスタ、36.46・・・空検出器、45・・・FI
FO読出しレジスタ、100・・・アドレスバス、10
1・・・データバス、102・・・外部アドレスバス、
103・・・外部データバス、 O4・・・内部データバス、 105・・・ 内部アドレスバス。

Claims (3)

    【特許請求の範囲】
  1. (1)外部メモリが接続される入出力端子を有するワン
    チップCPUに於いて、 前記外部メモリに設けるFIFOメモリ部の先頭アドレ
    スを指示するアドレスレジスタと、前記FIFOメモリ
    部に於ける情報の書込み位置を指示し、情報の書込みが
    行なわれる毎に内容が更新される書込みカウンタと、 前記FIFOメモリ部に於ける情報の読出し位置を指示
    し、情報の読出しが行なわれる毎に内容が更新される読
    出しカウンタと、 書込み要求に応答して前記FIFOメモリ部の前記アド
    レスレジスタの内容と前記書込みカウンタの内容とによ
    って示されるアドレスに情報を書込むと共に、読出し要
    求に応答して前記FIFOメモリ部の前記アドレスレジ
    スタの内容と前記読出しカウンタの内容とによって示さ
    れるアドレスから情報を読出すFIFO制御手段とを含
    むことを特徴とするワンチップCPU。
  2. (2)外部メモリが接続される入出力端子を有するワン
    チップCPUに於いて、 前記外部メモリに設けるFIFOメモリ部の先頭アドレ
    スを指示するアドレスレジスタと、前記FIFOメモリ
    部に於ける情報の書込み位置を指示し、情報の書込みが
    行なわれる毎に内容が更新される書込みカウンタと、 前記FIFOメモリ部に於ける情報の読出し位置を指示
    し、情報の読出しが行なわれる毎に内容が更新される読
    出しカウンタと、 前記FIFOメモリ部から読出された情報が格納される
    読出しレジスタと、 書込み要求に応答して前記FIFOメモリ部の前記アド
    レスレジスタの内容と前記書込みカウンタの内容とによ
    って示されるアドレスに情報を書込み、読出し要求に応
    答して前記読出しレジスタの内容を要求元に送出した後
    、前記FIFOメモリ部の前記アドレスレジスタの内容
    と前記読出しカウンタの内容とによって示されるアドレ
    スに格納されている情報を前記読出しレジスタに格納す
    るFIFO制御手段とを含むことを特徴とするワンチッ
    プCPU。
  3. (3)外部メモリが接続される入出力端子を有するワン
    チップCPUに於いて、 前記外部メモリに設けるFIFOメモリ部の先頭アドレ
    スを指示するアドレスレジスタと、前記FIFOメモリ
    部に於ける情報の書込み位置を指示し、情報の書込みが
    行なわれる毎に内容が更新される書込みカウンタと、 前記FIFOメモリ部に於ける情報の読出し位置を指示
    し、情報の読出しが行なわれる毎に内容が更新される読
    出しカウンタと、 書込み要求の要求元からの情報を一時格納する書込みレ
    ジスタと、 書込み要求に応答して前記FIFOメモリ部への情報の
    書込みが可能となることにより前記書込みレジスタに格
    納されている情報を前記FIFOメモリ部の前記アドレ
    スレジスタの内容と前記書込みカウンタの内容とによっ
    て示されるアドレスに書込み、読出し要求に応答して前
    記FIFOメモリ部の前記アドレスレジスタの内容と前
    記読出しカウンタの内容とによって示されるアドレスか
    ら情報を読出すFIFO制御手段とを含むことを特徴と
    するワンチップCPU。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2000062153A1 (en) * 1999-04-12 2000-10-19 Telefonaktiebolaget Lm Ericsson (Publ) Divided buffer
JP2015219916A (ja) * 2014-05-16 2015-12-07 イーエム・ミクロエレクトロニク−マリン・エス アー Fifoメモリの運用

Cited By (3)

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