JPH03212016A - 遅延回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、アナログ遅延回路とデジタル遅延回路を備え
、外部指令信号によりそれぞれの遅延信号を選択出力す
る遅延回路に関するものである。

従来の技術 従来の遅延回路は、抵抗と容量の時定数により遅延量を
決定し、遅延信号を作成するアナログ遅延回路、または
デジタルデータにより遅延量を決定し、遅延信号を作成
するデジタル遅延回路どちらか一方の回路を用いたもの
である。

次に従来の遅延回路について説明する。第３図は、従来
のアナログ遅延回路である。

１は容量、２はＮ型ＭＯＳトランジスタ、３はコンパレ
ータ、４は可変抵抗である。

コンパレータ３の一人力には、基準電圧Ｖｒｅｆが供給
される。コンパレータ３の十人力には、電源端子（以下
ＶＤＤと記す）に接続された可変抵抗４と接地端子（以
下ｖＳＳと記す）に接続された容量１と、Ｎ型ＭＯＳト
ランジスタ２のドレインが接続されている。Ｎ型ＭＯ３
）ランジスタ２のソースはｖＳＳに接続されており、ゲ
ートには、基準信号が入力される。コンパレータ３の出
力が、この遅延回路の遅延信号出力となっている。

以上のように構成された遅延回路について、以下その動
作について第４図の動作タイミングチャート図を参照し
て説明する。

まず、基準信号が“Ｈ”から“Ｌ”に変化する（第４図
ａ）とＮ型ＭＯＳトランジスタ２が、導逆状態から非導
通状態になる。次にＮ型ＭＯＳトランジスタ２が非導通
状態になると、〜’ＤＤより可変抵抗４を介して電荷が
容量１に充電される。

容量１が充電される事によりコンパレータ３の十入力端
子電圧が一入力端子電圧Ｖｒｅｆより高くなる（第４図
ｂ）とコンパレータ３出力が“Ｌ”から“Ｈ”に変化す
る（第４図Ｃ）。

次に基準信号が“Ｌ”から“Ｈ”に変化する（第４図ａ
）と、Ｎ型ＭＯＳトランジスタ２が、非導通状態から導
通状態になる。Ｎ型ＭＯＳトランジスタ２が、導通状態
になると容量１に充電されていた電荷が・、Ｎ型ＭＯＳ
トランジスタ２を通り放電される。容量１が放電される
事によりコンパレータ３の十入力端子電圧が一入力端子
電圧より低くなる（第４図ｂ）と、コンパレータ３の出
力が“Ｈ”から“Ｌ”になる（第４図Ｃ）。このコンパ
レータ３の出力がこのアナログ遅延回路の遅延信号出力
となる。第４図において、タイミングチャート中Ｔ１が
第３図遅延回路の遅延時間である。遅延時間Ｔ１は、可
変抵抗４を変化させる事で設定できる。

第５図は従来のデジタル遅延回路である。６はカウンタ
回路、７はラッチ回路、８はプリセット、リセットパル
ス作成回路、９は計数検出回路である。

ラッチ回路７には、遅延時間データとラッチ信号が入力
される。プリセット、リセットパルス作成回路８には、
基準信号が入力される。カウンタ回路６には、ラッチ回
路７のラッチデータ出力と、プリセット、リセットパル
ス作成回路８のプノセット出力とリセット出力が入力さ
れる。計数検出回路９には、カウンタ回路６のカウンタ
ー値が入力される。計数検出回路９の出力が遅延信号と
なる。

以上のように構成された遅延回路について、以下その動
作について第６図の動作タイミングチャート図を参照し
て説明する。

まずラッチ回路７に遅延時間データが入力される次にラ
ッチ信号により遅延時間データがラッチ回路７にラッチ
される。次にプリセット、リセットパルス作成回路８に
基準信号が入力される（第６図ａ）。プリセット、リセ
ットパルス作成回路８で基準信号の立ち下がりからプリ
セット信号が作成される（第６図ｄ）。プリセット信号
がカウンタ回路６に入力されると、ラッチ回路７のラッ
チデータ出力がカウンタ回路６にプリセットされる。カ
ウンタ回路６は、ＣＬＫ信号でプリセットされたデータ
値よりアップカウントしていく（第６図ｂ）。次に計数
検出回路９の出力はカウンタ回路６のカウンター値がす
べて“Ｈ”になった事を検出すると“Ｌ”から“Ｈ”に
なる。

次にプリセット、リセットパルス作成回路８は、基準信
号の立ち上がりでリセット信号を作成する（第６図ｅ）
。

リセット信号がカウンタ回路６に入力されると、カウン
タ回路６はリセットされる（第６図Ｃ）。

カウンタ回路６がリセットされた事を計数検出回路９が
検出すると、計数検出回路９の出力は、“Ｈ”から“Ｌ
”になる。

計数検出回路９の出力がデジタル遅延回路の遅延信号出
力となる。

第６図において、タイミングチャート中Ｔ２が第５図遅
延回路の遅延時間となる。

ＮＰはカウンタ回路６にプリセットされたデータ値、Ｎ
Ｆはカウンタ回路６のカウンター値がすべて“Ｈ”にな
った時のカウンター値である。

発明が解決しようとする課題 しかしながら上記の従来の構成では、アナログ遅延回路
またはデジタル遅延回路のどちらか一方のみを備えるも
のであったのでアナログまたはデジタルどちらか一方の
方法でしか遅延信号を作成できないという問題を有して
いた。

本発明は、上記従来の問題点を解決するものでアナログ
、デジタルどちらの方法でも遅延信号の作成ができ、さ
らに外部指令信号により選択出力することのできる遅延
回路を提供することを目的とする。

課題を解決するための手段 この目的を達成するため本発明の遅延回路は、アナログ
遅延回路とデジタル遅延回路と、それぞれの出力を外部
指令信号により選択し、出力する選択回路から構成され
ている。

作用 この構成により、アナログ、デジタルどちらの方法でも
遅延信号を作成する事ができ、外部指令信号により選択
出力する事ができる。

実施例 以下本発明の一実施例について、図面を参照しながら説
明する。

第１図は本発明の一実施例における遅延回路の構成を示
すものである。第１図において、１１は可変抵抗、１２
は容量、１３はＮ型ＭＯ８トランジスタ、１４はコンパ
レータで、アナログ遅延回路１５を構成し、これらは従
来例の構成と同じものである。

１６はカウンタ回路、１７はラッチ回路、１８はプリセ
ット、リセットパルス作成回路、１９は計数検出回路で
、デジタル遅延回路２０を構成し、これらは従来例の構
成と同じものである。２１は選択回路である。

アナログ遅延回路１５には基準信号が入力される。デジ
タル遅延回路２０には基準信号とＣＬＫ信号、ラッチ信
号、遅延時間データが入力される。

選択回路２１には、アナログ遅延回路１５の遅延信号と
、デジタル遅延回路２０の遅延信号と外部指令信号が入
力される。選択回路２１の出力が本発明の一実施例回路
の遅延信号となる。

以上のように構成された本実施例の遅延回路について以
下その動作を第２図の動作タイミングチャート図を参照
して説明する。

まずアナログ遅延回路１５は基準信号が“Ｈ”から“Ｌ
”に変化する（第２図ａ）と、Ｎ型ＭＯＳトランジスタ
１３が導通状態から非導通状態になる。次にＮ型ＭＯＳ
トランジスタ１３が非導通状態になるとＶＤＤより可変
抵抗１１を介して電荷が容量１２に充電される。容量１
２が充電される事によりコンパレータ１４の十入力端子
電圧が入力端子電圧Ｖ　ｒ　ｅ　ｆより高くなる（第２
図Ｃ）と、コンパレータ１４の出力が“Ｌ”から“Ｈ”
に変化する。

次に基準信号が“Ｌ”から“Ｈ”に変化する（第２図ａ
）とＮ型ＭＯＳトランジスタ１３が非導通状態から導通
状態になる。Ｎ型ＭＯ８トランジスタ１３が導通状態に
なると容量１２に充電されていた電荷がＮ型ＭＯ８トラ
ンジスタ１３を通り、放電される。容量１２が放電され
る事によりコンパレータ１４の十入力端子電圧が一入力
端子電圧Ｖ　ｒｅｆより低（なる（第２図Ｃ）と、コン
パレータ１４の出力が“Ｈ”から“Ｌ”となる。コンパ
レータ１４の出力はアナログ遅延回路１５の遅延信号と
して選択回路２１の被選択信号として入力される（第２
図ｄ〉。またデジタル遅延回路２０では、ラッチ回路１
７に遅延時間データが入力される次にラッチ信号により
遅延時間データがラッチ回路１７にラッチされる。次に
プリセット、リセットパルス作成回路１８に基準信号が
入力される。プリセット、リセットパルス作成回路１８
で基準信号の立ち下がりからプリセット信号が作成され
る。プリセット信号がカウンタ回路１６に入力されると
、ラッチ回路１７のラッチデータ出力がカウンタ回路１
６にプリセットされるカウンタ回路１６はＣＬＫ信号で
プリセットされたデータ値よりアップカウントしていく
（第２図ｅ）。

次に計数検出回路１９の出力はカウンタ回路１６のカウ
ンター値がすべて“Ｈ”になった事を検出すると、“Ｌ
”から“Ｈ”になる（第２図ｆ）。

次にプリセット、リセットパルス作成回路１８は基準信
号の立ち上がりよりリセット信号を作成する。リセット
信号がカウンタ回路１６に入力されるとカウンタ回路１
６のカウンター値はリセットされる。カウンタ回路１６
がリセットされた事を計数検出回路１９が検出すると、
計数検出回路１９の出力が“Ｈ”から“Ｌ”になる。計
数検出回路１９の出力はデジタル遅延回路２０の遅延信
号として選択回路２１の被選択信号として入力される。

選択回路２１は外部指令信号（第２図ｂ）によりアナロ
グ遅延回路１５の遅延信号とデジタル遅延回路２０の遅
延信号の選択を行い基準信号に対する遅延信号として出
力する（第２図ｇ〉。

第２図において、ＮＰはカウンタ回路１６にプノセット
されたデータ値、ＮＦはカウンタ回路１６のカウンター
値がすへて“Ｈ”になった時のカウンター値、Ｔ３は、
アナログ遅延回路１５で作成された遅延時間、Ｔ４はデ
ジタル遅延回路２０で作成された遅延時間である。

以上のように本実施例によれば、アナログ遅延回路１５
の遅延出力とデジタル遅延回路２０の遅延出力を選択回
路２１に入力する事で外部指令信号により選択出力でき
る。

発明の効果 以上のように本発明によれば、外部指令信号により、ア
ナログ遅延信号とデジタル遅延信号を選択出力する事が
できる為、遅延信号の遅延量の決定をアナログ、デジタ
ルどちらの方法を使っても行える。

なお、外部指令信号の制御により遅延量の決定をアナロ
グ、デジタルの併用によっても行える。

【図面の簡単な説明】

第１図は本発明の一実施例における遅延回路の回路図、
第２図は第１図の遅延回路の動作タイミングチャート図
、第３図は従来のアナログ遅延回路の回路図、第４図は
第３図のアナログ遅延回路の動作タイミングチャート図
、第５図は従来のデジタル遅延回路回路図、第６図は第
５図のデジタル遅延回路の動作タイミングチャート図で
ある。 １．１２・・・・・・容量、２，１３・・・・・・Ｎ型
ＭＯＳトランジスタ、３，１４・・・・−・コンパレー
タ、４，１１・・・・・・可変抵抗、６，１６・・・・
・・カウンタ回路、７゜１７・・・・・・ラッチ回路、
８，１８・・・・・・プリセット。 リセットパルス作成回路、９．１９・・・・・・計数検
出回路、１５・・・・・・アナログ遅延回路、２０・・
・・・・デジタル遅延回路、２１・・・・・・選択回路
。

Claims (1)

【特許請求の範囲】
1. 基準信号をもとに、アナログ的に遅延信号を作成するア
   ナログ遅延回路と、前記基準信号をもとに、デジタル的
   に遅延信号を作成するデジタル遅延回路の両方を有し、
   それぞれの遅延信号を外部指令信号により選択し、出力
   する選択回路を有する事を特徴とする遅延回路。