JPH0320872A - 回路合成システムにおける素子対応管理方式 - Google Patents
回路合成システムにおける素子対応管理方式Info
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- JPH0320872A JPH0320872A JP1156102A JP15610289A JPH0320872A JP H0320872 A JPH0320872 A JP H0320872A JP 1156102 A JP1156102 A JP 1156102A JP 15610289 A JP15610289 A JP 15610289A JP H0320872 A JPH0320872 A JP H0320872A
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- JP
- Japan
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- 230000015572 biosynthetic process Effects 0.000 title claims description 9
- 238000003786 synthesis reaction Methods 0.000 title claims description 9
- 238000000034 method Methods 0.000 title description 5
- 238000010586 diagram Methods 0.000 claims abstract description 60
- 230000006870 function Effects 0.000 claims description 10
- 238000007726 management method Methods 0.000 claims description 6
- 230000002194 synthesizing effect Effects 0.000 claims description 2
- 230000002457 bidirectional effect Effects 0.000 description 1
- 230000006835 compression Effects 0.000 description 1
- 238000007906 compression Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［概 要］
回路合或システムにおいて、実現回路中の実回路素子が
機能図のどの機能ブロックに対応しているのかを管理す
る方式に関し、 階層構造を１つのツリー構造として記憶するとともに、
実回路素子の情報を機能ブロック単位で記憶することに
より、階層ブロックの階層が深い場合でも、多くのメモ
リを消費しなくても済むようにすることを目的とし、 機能図における階層構造をツリー構造として記憶する階
層構造記憶手段と、実回路素子の情報を機能ブロック単
位で記憶する実回路素子情報記憶手段と、ツリー構造位
置を指示する第ｌのポインタと、実回路素子情報がどの
機能ブロックから生或されたものであるのかを指示する
第２のポインタとをそなえ、第１のポインタで指示され
たツリー構造位置と、第２のポインタで指示された実回
路素子情報とに基づき、実現回路中の実回路素子が機能
図中のどの機能ブロックに対応しているのかを管理する
ように構成する。
機能図のどの機能ブロックに対応しているのかを管理す
る方式に関し、 階層構造を１つのツリー構造として記憶するとともに、
実回路素子の情報を機能ブロック単位で記憶することに
より、階層ブロックの階層が深い場合でも、多くのメモ
リを消費しなくても済むようにすることを目的とし、 機能図における階層構造をツリー構造として記憶する階
層構造記憶手段と、実回路素子の情報を機能ブロック単
位で記憶する実回路素子情報記憶手段と、ツリー構造位
置を指示する第ｌのポインタと、実回路素子情報がどの
機能ブロックから生或されたものであるのかを指示する
第２のポインタとをそなえ、第１のポインタで指示され
たツリー構造位置と、第２のポインタで指示された実回
路素子情報とに基づき、実現回路中の実回路素子が機能
図中のどの機能ブロックに対応しているのかを管理する
ように構成する。
［産業上の利用分野］
本発明は、機能図中の機能ブロックを実回路素子に置き
換えて所望の実現回路を合成する回路合成システムにお
いて、実現回路中の実回路素子が機能図中のどの機能ブ
ロックに対応しているのかを管理する回路合或システム
における素子対応管理方式に関する． 近年、標準的な目的とする回路テクノロジ（動作タイミ
ングや動作特性）に依存しない素子ブロック（以下、「
マクロ」ということがある）や論理式，真理値表等の機
能ブロックを用いて回路の機能を記述した機能図（論理
図）からＣＭＯＳ−ＬＳＩなどの所望の実現回路を自動
的に合成するシステムが提案されている． ここで、機能図は、例えば第４図に示すように、機能ブ
ロックを組み合わせて表現され且つ階層構造に展開しう
るようになっている。なお、この第４図において、機能
図Ａは、マクロ表現の機能ブロックＡｌ，Ａ２，論理式
表現の機能ブロックＡ３，真理値表表現の機能ブロック
Ａ４，階層構造の機能ブロック（階層ブロック）Ａ５，
Ａ６を有しており、各階層ブロックＡ５，Ａ６の機能図
Ｘはそれぞれマクロ表現の複数の機能ブロックＸ１〜Ｘ
５を有している． また、一般には、大規模な回路を設計する場合、回路を
大まかなブロックに分割し，個々のブロックを上位の概
念図で組み合わせる階層設計を行なうことが多い（第４
図の階層ブロックＡ５，Ａ６参照）。
換えて所望の実現回路を合成する回路合成システムにお
いて、実現回路中の実回路素子が機能図中のどの機能ブ
ロックに対応しているのかを管理する回路合或システム
における素子対応管理方式に関する． 近年、標準的な目的とする回路テクノロジ（動作タイミ
ングや動作特性）に依存しない素子ブロック（以下、「
マクロ」ということがある）や論理式，真理値表等の機
能ブロックを用いて回路の機能を記述した機能図（論理
図）からＣＭＯＳ−ＬＳＩなどの所望の実現回路を自動
的に合成するシステムが提案されている． ここで、機能図は、例えば第４図に示すように、機能ブ
ロックを組み合わせて表現され且つ階層構造に展開しう
るようになっている。なお、この第４図において、機能
図Ａは、マクロ表現の機能ブロックＡｌ，Ａ２，論理式
表現の機能ブロックＡ３，真理値表表現の機能ブロック
Ａ４，階層構造の機能ブロック（階層ブロック）Ａ５，
Ａ６を有しており、各階層ブロックＡ５，Ａ６の機能図
Ｘはそれぞれマクロ表現の複数の機能ブロックＸ１〜Ｘ
５を有している． また、一般には、大規模な回路を設計する場合、回路を
大まかなブロックに分割し，個々のブロックを上位の概
念図で組み合わせる階層設計を行なうことが多い（第４
図の階層ブロックＡ５，Ａ６参照）。
［従来の技術］
そして、従来より、上記のような回路合成を行なうに際
しての処理要領は、下位の階層機能図（第４図の例では
機能図Ｘ）から順に第５図に示すような手順で行なわれ
る． （１）論理式や真理値表などをゲートマクロ（アンドケ
ートやオアゲート等）を使用した回路（機能ブロック）
に展開する（論理式・真理値表展開；ステップａｌ）。
しての処理要領は、下位の階層機能図（第４図の例では
機能図Ｘ）から順に第５図に示すような手順で行なわれ
る． （１）論理式や真理値表などをゲートマクロ（アンドケ
ートやオアゲート等）を使用した回路（機能ブロック）
に展開する（論理式・真理値表展開；ステップａｌ）。
（２）機能図内の機能ブロックをこれを単位にして実回
路素子を用いた回路に展開する（マクロ展開；ステップ
ａ２）。
路素子を用いた回路に展開する（マクロ展開；ステップ
ａ２）。
（３）機能図内の階層ブロックを内部回路に展開する（
階層展開；ステップａ３）。
階層展開；ステップａ３）。
（４）機能ブロック間の実回路素子を１つの素子にする
等の冗長回路の圧縮を行なう（ゲート圧縮；ステップａ
４）。
等の冗長回路の圧縮を行なう（ゲート圧縮；ステップａ
４）。
（５）ファンアウト（Ｆａｎ−ｏｕｔ；負荷駆動条件）
やタイミングの調整を行なう（ファンアウト・タイミン
グ調整；ステップａ５）． （６）回路図の自動作図を行なう（回路図自動作図；ス
テップａ６）． このようにして、機能ブロックの組み合わせからなる機
能図より実回路素子からなる実現回路を合成するわけで
あるが、この場合、回路設計者は、合威された回路図と
元の機能図中の機能ブロックとの対応がわからないため
、回路図上の各素子が機能図上のどの機能ブロックから
生成されたがを管理する必要がある。
やタイミングの調整を行なう（ファンアウト・タイミン
グ調整；ステップａ５）． （６）回路図の自動作図を行なう（回路図自動作図；ス
テップａ６）． このようにして、機能ブロックの組み合わせからなる機
能図より実回路素子からなる実現回路を合成するわけで
あるが、この場合、回路設計者は、合威された回路図と
元の機能図中の機能ブロックとの対応がわからないため
、回路図上の各素子が機能図上のどの機能ブロックから
生成されたがを管理する必要がある。
そして、従来は、かかる回路合成システムにおける素子
対応の管理は、機能図中の機能ブロック毎に対応する実
回路素子情報を保有することにより行なっている。
対応の管理は、機能図中の機能ブロック毎に対応する実
回路素子情報を保有することにより行なっている。
その一例を第４図に示す機能図を再度例に採って示すと
、第６図のようになる．ここで、この第６図において、
素子１００は機能図Ａの機能ブロックＡ１から生或され
たもので、１０１は機能図Ａの階層ブロックＡ５の下位
機能図Ｘの機能ブロックＸ１から生威されたことを示し
ている。
、第６図のようになる．ここで、この第６図において、
素子１００は機能図Ａの機能ブロックＡ１から生或され
たもので、１０１は機能図Ａの階層ブロックＡ５の下位
機能図Ｘの機能ブロックＸ１から生威されたことを示し
ている。
［発明が解決しようとする課題］
しかしながら，このような従来の回路合戊システムにお
ける素子対応管理方弐゛では，階層ブロックの階層が深
い，即ち階層ブロックが多重階層構造になっていると、
中間階層を表わすデータ（テーブル）が多くなり、これ
により多くのメモリを消費するという問題点がある． 本発明は，このような問題点に鑑みてなされたもので、
階層構造を１つのツリー構造として記憶するとともに、
実回路素子の情報を機能ブロック単位で記憶することに
より、階層ブロックの階層が深い場合でも，多くのメモ
リを消費しなくても済むようにした，回路合或システム
における素子対応管理方式を提供することを目的とする
。
ける素子対応管理方弐゛では，階層ブロックの階層が深
い，即ち階層ブロックが多重階層構造になっていると、
中間階層を表わすデータ（テーブル）が多くなり、これ
により多くのメモリを消費するという問題点がある． 本発明は，このような問題点に鑑みてなされたもので、
階層構造を１つのツリー構造として記憶するとともに、
実回路素子の情報を機能ブロック単位で記憶することに
より、階層ブロックの階層が深い場合でも，多くのメモ
リを消費しなくても済むようにした，回路合或システム
における素子対応管理方式を提供することを目的とする
。
［課題を解決するための手段］
第１図は本発明の原理ブロック図である．この第１図に
おいて，１は階層構造記憶手段で、この階層構造記憶手
段１は機能図における階層構造をツリー構造として記憶
するもので、２は実回路素子情報記憶手段で、この実回
路素子情報記憶手段２は実回路素子の情報を機能ブロッ
ク単位で記憶するものである。
おいて，１は階層構造記憶手段で、この階層構造記憶手
段１は機能図における階層構造をツリー構造として記憶
するもので、２は実回路素子情報記憶手段で、この実回
路素子情報記憶手段２は実回路素子の情報を機能ブロッ
ク単位で記憶するものである。
３は第１のポインタで、この第１のポインタ３は階層構
造記憶手段１におけるツリー構造位置を指示するもので
、４は第２のポインタで、この第２のポインタ４は実回
路素子情報記憶手段２における実回路素子情報がどの機
能ブロックから生成されたものであるのかを指示するも
のである．［作 用］ 本発明の回路合或システムにおける素子対応管理方式で
は、第ｌのポインタ３で指示された階層構造記憶手段１
中のツリー構造位置と，第２のポインタ４で指示された
実回路素子情報記憶手段２中の実回路素子情報とに基づ
き，実現回路中の実回路素子が機能図中のどの機能ブロ
ックに対応しているのかを管理することが行なわれる．
［実施例］ 以下、図面を参照して本発明の実施例を説明する。
造記憶手段１におけるツリー構造位置を指示するもので
、４は第２のポインタで、この第２のポインタ４は実回
路素子情報記憶手段２における実回路素子情報がどの機
能ブロックから生成されたものであるのかを指示するも
のである．［作 用］ 本発明の回路合或システムにおける素子対応管理方式で
は、第ｌのポインタ３で指示された階層構造記憶手段１
中のツリー構造位置と，第２のポインタ４で指示された
実回路素子情報記憶手段２中の実回路素子情報とに基づ
き，実現回路中の実回路素子が機能図中のどの機能ブロ
ックに対応しているのかを管理することが行なわれる．
［実施例］ 以下、図面を参照して本発明の実施例を説明する。
本実施例も、機能ブロックで表現され且つ階層構造に展
開しうる回路の機能を記述した機能図における機能ブロ
ックをこれを構成する実回路素子に置き換えていくこと
により、所望の実現回路（ＣＭＯＳ−ＬＳＩ等）を合成
する回路合戊システムにおいて、実現回路中の実回路素
子が機能図中のどの機能ブロックに対応しているのかを
管理するためのものについてのものである。
開しうる回路の機能を記述した機能図における機能ブロ
ックをこれを構成する実回路素子に置き換えていくこと
により、所望の実現回路（ＣＭＯＳ−ＬＳＩ等）を合成
する回路合戊システムにおいて、実現回路中の実回路素
子が機能図中のどの機能ブロックに対応しているのかを
管理するためのものについてのものである。
ところで、第２図は本発明の一実施例を示すブロック図
であるが，この第２図において、１は階層構造記憶手段
で、この階層構造記憶手段１は、機能図における階層構
造をツリーａ造として記憶する、即ち最上位階層の回路
から階層ツリー構造で下位階層関係を記憶するもので、
第４図に示す機能図を例にとれば，機能図Ａに対し２つ
の機能図Ｘがツリー構造となっている。なお、この場合
、同一階層ブロックが２つ存在するが、全て作威する。
であるが，この第２図において、１は階層構造記憶手段
で、この階層構造記憶手段１は、機能図における階層構
造をツリーａ造として記憶する、即ち最上位階層の回路
から階層ツリー構造で下位階層関係を記憶するもので、
第４図に示す機能図を例にとれば，機能図Ａに対し２つ
の機能図Ｘがツリー構造となっている。なお、この場合
、同一階層ブロックが２つ存在するが、全て作威する。
また、このツリー構造は上からも下からもリンクがたど
れるように双方向リンクとなっている。
れるように双方向リンクとなっている。
２は実回路素子情報記憶手段で、この実回路素子情報記
憶手段２は実回路素子の情報を機能ブロック単位でテー
ブルに記憶するものである。即ち、この実回路素子情報
記憶手段２には、階層ブロック単位に，その中に含まれ
ていた素子や階層ブロックのページ，位＠（座標），機
能ブロック名が格納される．この場合、同一階層ブロッ
クが２つ使用されているが、これらの階層ブロックにつ
いての実回路素子情報は１組だけ用意されている。
憶手段２は実回路素子の情報を機能ブロック単位でテー
ブルに記憶するものである。即ち、この実回路素子情報
記憶手段２には、階層ブロック単位に，その中に含まれ
ていた素子や階層ブロックのページ，位＠（座標），機
能ブロック名が格納される．この場合、同一階層ブロッ
クが２つ使用されているが、これらの階層ブロックにつ
いての実回路素子情報は１組だけ用意されている。
即ち，第４図に示す機能図を例にすると、機能ブロック
Ａ５，Ａ６は同一階層ブロックであるが、階層構造記憶
手段１には、機能ブロックＡ５，Ａ６についてはツリー
構造の適所にそれぞれその存在を記憶させるが、実回路
素子情報記憶手段２には、機能図Ｘについてのもの１つ
だけを記憶させて、データを共用する。
Ａ５，Ａ６は同一階層ブロックであるが、階層構造記憶
手段１には、機能ブロックＡ５，Ａ６についてはツリー
構造の適所にそれぞれその存在を記憶させるが、実回路
素子情報記憶手段２には、機能図Ｘについてのもの１つ
だけを記憶させて、データを共用する。
３は第１のポインタで、この第１のポインタ３は、階層
構造記憶手段１におけるツリー構造位置を指示するもの
で、これにより実回路素子がどの階層にあるかをツリー
構造のノードをもって指示することができる．即ち、こ
の第１のポインタ３はツリーへのポインタとして機能す
る。
構造記憶手段１におけるツリー構造位置を指示するもの
で、これにより実回路素子がどの階層にあるかをツリー
構造のノードをもって指示することができる．即ち、こ
の第１のポインタ３はツリーへのポインタとして機能す
る。
４は第２のポインタで、この第２のポインタ４は、実回
路素子情報記憶手段２における実回路素子情報がどの機
能ブロックから生成されたものであるのかを指示するも
のである． 上述の構成により、第４図に示す機能図を例にして本方
式を説明する．まず、回路合或に際しては、上述のごと
く下位階層から回路合或を行なうから，機能図Ｘより合
成する．この場合は、第３図（ａ）に示すような対応テ
ーブル（ヘッダテーブル）が作成される．この第３図（
ａ）においては、階層ツリーはないので、第１のポイン
タ３はなし（Ｎｕｌｌ）を指示しており、第２のポイン
タ４は例えば機能ブロック名ｘ１についてのものを指示
している． このようにして機能図Ｘが終了すると．上位の機能図Ａ
について回路合成を行なう．この場合、まず，機能図Ａ
について、マクロ展開（第５図のステップａ２参照）を
施すが、かかるマクロ展開終了時の対応テーブル（ヘッ
ダテーブル）は第３図（ｂ）のようになる．かかるマク
ロ展開終了時においては，機能図Ａについてのツリー構
造はなしで、従って、第１のポインタ３はなし（Ｎｕｌ
ｌ）を指示しており、第２のポインタ４は機能ブロック
名Ａ１とかＡ５，Ａ６についてのものを指示している． そして、その後は階層展開（第５図のステップａ３参照
）を行なうが、この展開で，機能ブロックＸｉ（ｉ＝１
〜５）が階層展開対象となるので，階層ツリーに機能図
Ｘについてのテーブル［第３図（ａ）参照〕を加え、リ
ンクをとり、また機能図Ａのデータのもとに機能図Ｘの
素子情報を加える．但し、かかる処理は，本例のように
同一階層ブロックＡ５，Ａ６が存在しても、１回のみで
ある． そして，機能図Ｘの内部回路を複写し、階層ブロックと
置換する（第５図のステップａ４参照）．これにより機
能図Ａについてのヘッダテーブルの内容は第３図（ｃ）
のようになる． なお、ヘッダテーブルとは、１個の回路のデータを管理
するテーブルのことをいう。
路素子情報記憶手段２における実回路素子情報がどの機
能ブロックから生成されたものであるのかを指示するも
のである． 上述の構成により、第４図に示す機能図を例にして本方
式を説明する．まず、回路合或に際しては、上述のごと
く下位階層から回路合或を行なうから，機能図Ｘより合
成する．この場合は、第３図（ａ）に示すような対応テ
ーブル（ヘッダテーブル）が作成される．この第３図（
ａ）においては、階層ツリーはないので、第１のポイン
タ３はなし（Ｎｕｌｌ）を指示しており、第２のポイン
タ４は例えば機能ブロック名ｘ１についてのものを指示
している． このようにして機能図Ｘが終了すると．上位の機能図Ａ
について回路合成を行なう．この場合、まず，機能図Ａ
について、マクロ展開（第５図のステップａ２参照）を
施すが、かかるマクロ展開終了時の対応テーブル（ヘッ
ダテーブル）は第３図（ｂ）のようになる．かかるマク
ロ展開終了時においては，機能図Ａについてのツリー構
造はなしで、従って、第１のポインタ３はなし（Ｎｕｌ
ｌ）を指示しており、第２のポインタ４は機能ブロック
名Ａ１とかＡ５，Ａ６についてのものを指示している． そして、その後は階層展開（第５図のステップａ３参照
）を行なうが、この展開で，機能ブロックＸｉ（ｉ＝１
〜５）が階層展開対象となるので，階層ツリーに機能図
Ｘについてのテーブル［第３図（ａ）参照〕を加え、リ
ンクをとり、また機能図Ａのデータのもとに機能図Ｘの
素子情報を加える．但し、かかる処理は，本例のように
同一階層ブロックＡ５，Ａ６が存在しても、１回のみで
ある． そして，機能図Ｘの内部回路を複写し、階層ブロックと
置換する（第５図のステップａ４参照）．これにより機
能図Ａについてのヘッダテーブルの内容は第３図（ｃ）
のようになる． なお、ヘッダテーブルとは、１個の回路のデータを管理
するテーブルのことをいう。
このように第１のポインタ３で指示された階層構造記憶
手段ｌ中のツリー構造位置と、第２のポインタ４で指示
された実回路素子情報記憶手段２中の実回路素子情報と
に基づき、実現回路中の実回路素子が機能図中のどの機
能ブロックに対応しているのかを管理することが行なわ
れるので、実回路素子毎に階層情報を全て含んだ対応テ
ーブルを作成する必要がなくなり，これにより素子対応
情報の格納に必要なメモリ容量を大幅に削減できるので
ある． 回路素子の情報を機能ブロック単位で記憶することによ
り、階層ブロックの階層が深い場合でも、多くのメモリ
を消費しなくても済むという利点がある。
手段ｌ中のツリー構造位置と、第２のポインタ４で指示
された実回路素子情報記憶手段２中の実回路素子情報と
に基づき、実現回路中の実回路素子が機能図中のどの機
能ブロックに対応しているのかを管理することが行なわ
れるので、実回路素子毎に階層情報を全て含んだ対応テ
ーブルを作成する必要がなくなり，これにより素子対応
情報の格納に必要なメモリ容量を大幅に削減できるので
ある． 回路素子の情報を機能ブロック単位で記憶することによ
り、階層ブロックの階層が深い場合でも、多くのメモリ
を消費しなくても済むという利点がある。
第１図は本発明の原理ブロック図，
第２図は本発明の一実施例を示すブロック図，第３図（
ａ）〜（ｃ）は本発明の一実施例の作用説明図、 第４図は機能図を説明するための図、 第５図は回路合成要領を説明するフローチャート， 第６図は回路図と機能図との対応を説明する図である． ［発明の効果コ 以上詳述したように、本発明の回路合或システムにおけ
る素子対応管理方式によれば、階層構造をｌつのツリー
構造として記憶するとともに、実図において， １は階層構造記憶手段、 ２は実回路素子情報記憶手段， ３は第１のポインタ． ４は第２のポインタである． 国詔ト合八′琴波貝ｉ説唱↑狂あの口 第５図
ａ）〜（ｃ）は本発明の一実施例の作用説明図、 第４図は機能図を説明するための図、 第５図は回路合成要領を説明するフローチャート， 第６図は回路図と機能図との対応を説明する図である． ［発明の効果コ 以上詳述したように、本発明の回路合或システムにおけ
る素子対応管理方式によれば、階層構造をｌつのツリー
構造として記憶するとともに、実図において， １は階層構造記憶手段、 ２は実回路素子情報記憶手段， ３は第１のポインタ． ４は第２のポインタである． 国詔ト合八′琴波貝ｉ説唱↑狂あの口 第５図
Claims (1)
- 【特許請求の範囲】 機能ブロックで表現され且つ階層構造に展開しうる回路
の機能を記述した機能図における該機能ブロックをこれ
を構成する実回路素子に置き換えていくことにより、所
望の実現回路を合成する回路合成システムにおいて、 該機能図における階層構造をツリー構造として記憶する
階層構造記憶手段（１）と、 該実回路素子の情報を機能ブロック単位で記憶する実回
路素子情報記憶手段（２）と、 該階層構造記憶手段（１）におけるツリー構造位置を指
示する第１のポインタ（３）と、 該実回路素子情報記憶手段（２）における該実回路素子
情報がどの機能ブロックから生成されたものであるのか
を指示する第２のポインタ（４）とをそなえ、 該第１のポインタ（３）で指示されたツリー構造位置と
、該第２のポインタ（４）で指示された実回路素子情報
とに基づき、該実現回路中の該実回路素子が該機能図中
のどの機能ブロックに対応しているのかを管理すること
を 特徴とする、回路合成システムにおける素子対応管理方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1156102A JPH0320872A (ja) | 1989-06-19 | 1989-06-19 | 回路合成システムにおける素子対応管理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1156102A JPH0320872A (ja) | 1989-06-19 | 1989-06-19 | 回路合成システムにおける素子対応管理方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0320872A true JPH0320872A (ja) | 1991-01-29 |
Family
ID=15620356
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1156102A Pending JPH0320872A (ja) | 1989-06-19 | 1989-06-19 | 回路合成システムにおける素子対応管理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0320872A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6068663A (en) * | 1996-04-25 | 2000-05-30 | Nec Corporation | Design support system with circuit designing data editing function |
| JP2002366584A (ja) * | 2001-06-08 | 2002-12-20 | Kazuhiro Aoyama | トップダウン設計プログラム及び記憶媒体 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61151782A (ja) * | 1984-12-26 | 1986-07-10 | Hitachi Ltd | 論理回路デ−タの作成方法 |
-
1989
- 1989-06-19 JP JP1156102A patent/JPH0320872A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61151782A (ja) * | 1984-12-26 | 1986-07-10 | Hitachi Ltd | 論理回路デ−タの作成方法 |
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| JP2002366584A (ja) * | 2001-06-08 | 2002-12-20 | Kazuhiro Aoyama | トップダウン設計プログラム及び記憶媒体 |
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