JPH03196256A - 行列演算回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 ２つのｎ行、ｎ列の行列（以下ｎＸｎの行列と称す）の
積を、１つのｎ行、ｎ列の行列（以下ｎの行列と称す）
に変換する演算を行う行列演算回路に関し、 ｎＸｎの行列演算の最初の値を入力してから、ｎの行列
の最初の値を出力する迄のサイクルがｎにより変化せず
、又積和回数の異なる行列の演算を連続して行っても正
常な出力が空きまなく出力することが出来る行列演算回
路の提供を目的とし、２つの入力信号の値の積を求め求
めた値を累算出来る、Ｎ個の積和演算器と、 該Ｎ個の積和演算器夫々の出力及び、１つ下位の選択器
付きレジスタの出力を入力し、何れかの出力を選択しレ
ジスタに保持して出力する、Ｎ個の選択器付きレジスタ
と、 該Ｎ個の積和演算器に共通に、乗算した値をその侭出力
させるか累算を行うかを制御する制御信号を入力する制
御信号入力線とを設け、 又該Ｎ個の選択器付きレジスタ夫々には、入力する積和
演算器の出力か、１つ下位の選択器付きレジスタの出力
かを選択する選択信号を入力する選択信号線を設け、 又該Ｎ個の積和演算器夫々への２つの入力信号の内一方
は、共通入力端子より、該Ｎ個の積和演算器に共通に入
力するように構成する。

〔産業上の利用分野〕

本発明は、２つのｎＸｎの行列の積を、１つのｎの行列
に変換する演算を行う行列演算回路の改良に関する。

代表例として、２×２の行列を２の行列に、４×４の行
列を４の行列に変換した行列を示すと、第７図に示す如
くで、（Ａ）に示す２×２の行列は（Ｂ）に示す２の行
列となり、（Ｃ）に示す４×４の行列は（Ｄ）に示す４
の行列となる。

この場合（Ｂ）ＣＤ）に示す如く、各列では、ｂムｊの
値は同じであるので、行列演算回路の各積和演算器に入
力する場合共通入力端子Ｂより入力する。

尚、例えば、上記の２の行列又は４の行列を、Ｎ　（Ｎ
＞４）の行列を求める行列演算回路で求める場合、最初
に演算する値、例えばａｌｌ＋１）ＩＩを入力してから
、最初の値の第１行第１列の値、例えば２の行列のΣａ
ｌｉ　ｂ　Ａ１が出てくる迄のサイクルが、２とか４と
かの行列の数字に関わらず一定で、且つ２つの行列の演
算を連続して行っても、正常な値が空きまなく出力され
ることが望ましい。

〔従来の技術〕

第８図は従来例の行列演算回路のブロック図、第９図は
１例の積和演算器のブロック図、第１Ｏ図は１例の選択
器付きレジスタのブロック図、第１１図は第８図にて２
×２の行列演算の場合のタイムチャート、第１２図は第
８図にて４×４の行列演算の場合のタイムチャート、第
１３図は第８図にて２×２の行列演算の次に４×４の行
列演算を連続して行った場合のタイムチャート、第１４
図は第８図にて４×４の行列演算の次に２×２の行列演
算を連続して行った場合のタイムチャートである。

第８図は８×８の行列迄の演算を行う８段の行列演算回
路の例であり、８個の積和演算器１〜８゜８個の選択器
付きレジスタ１−１〜８−１よりなり、積和演算器１〜
８には夫々２つの入力端子Ａ。

Ｂがあるが、Ａ側への入力信号は夫々異なる端子ＡＡ−
ＡＨより入力し、Ｂ側への入力信号は共通入力端子Ｂよ
り入力し、又積和演算器１〜８の制御信号は、共通の制
御信号入力端子ＸＩより入力する。

選択器付きレジスタ２−１〜８−１には、夫々積和演算
器２〜８の出力及び１段下位の選択器付きレジスタ１−
１〜７−１の出力が入力し、又選択器付きレジスタ１−
１には積和演算器１の出力が入力し、又選択器付きレジ
スタ１−１〜８−１の選択信号は共通の選択信号入力端
子ＸＬＯＲＤより入力する。

ここで、積和演算器につき第９図を用いて説明する。

２つの入力端子Ａ、Ｂより夫々ＡとＢを入力すると、乗
算器２０にて乗算され、ＡＸＢの値がフリップフロップ
（以下ＦＦと称す）２１に入力し、ＦＦ２１の出力が全
加算器２２の一方の入力端子に入力する。

この時ＦＦ２３の出力がＤだとすると、制御信号端子Ｘ
Ｉより入力する制御信号が１であれば、アンド回路２４
を介して全加算器２２の他方の入力端子に入力し加算さ
れ、ＦＦ２３にはＤ＋ＡＸＢが書き込まれる。

以上の動作はＤ＋ＡＸＢ−＋Ｄ・・・　（１）で表され
る。

一方制御信号がＯなら累算されずＦＦ２３にはＡＸＢが
書き込まれる。

以上の動作はＡＸＢ−＋Ｄ・・・　（２）で表される。

（１）の動作を（ｎ−１）回行い、（２）の動作を１回
行うことによりΣＡＸＢ−ｎＤの演算を行うことが出来
る。

次に、選択器付きレジスタにつき第１０図を用いて説明
する。

選択器付きレジスタのセレクタ２５には、積和演算器の
出力がＵ端子に、下位の選択器付きレジスタの出力がＬ
端子に入力し、共通の制御信号入力端子ＸＩより入力す
る選択信号を０にすると、Ｕ端子側が選択されてＦＦ２
６に書き込まれ、選択信号を１にすると、Ｌ端子側が選
択されてＦＦ２６に書き込まれる。

次に、２×２の行列演算を第８図の行列演算回路にて行
う場合につき第１１図を用いて説明する。

この場合第７図（Ｂ）に示す１行目の演算は、積和演算
器８にて行い、２行目の演算は、積和演算器７にて行う
。

この為、積和演算器（以下ＸＡと称す）８の入力端子Ａ
Ｈ，ＸＡ７の入力端子ＡＧ、共通入力端子Ｂには夫々、
第１１図の（ＡＨ）（ＡＣ）（Ｂ）に示す如く■サイク
ルより演算する順序に値を入力する。

すると、ＸＡ８のＦＦ２１の出力は第１１図の（ＦＦ２
１）に示す如くなる。

■のサイクルで第１１図の（ＸＩ）に示す如く制御信号
を１とし累算させる。

すると、ＦＦ２３の出力は■サイクルで、２の行列の値
のａｌｌｂｌｌ十ａｌ！ｂ！ｌが得られる。

同様にして、■サイクルでは、ＸＡ７のＦＦ２３の出力
はａｚ＋ｂ＋　ｌ　＋ａｔｔｂｔ、が得られる。

■サイクルで選択信号端子ＸＬＯＲＤよりの選択信号を
、第１１図（ＸＬＯＲＤ）に示す如くＯとすると、■サ
イクルで、選択器付きレジスタ（以下ＳＲと称す）８−
１，５Ｒ７−１には、第１１図（８−１）　　（７−１
）に示す如く、上記出力した値が書き込まれる。

ここで、選択信号を第１１図（ＸＬＯＲＤ）に示す如く
■サイクルで１とすると、５Ｒ７−１に書き込まれた値
がシフトされて、次の■サイクルにて５Ｒ８−１から出
力される。

このようにして行列演算を行う。

この場合■サイクルで演算する値を入力してから２の行
列の最初の値を出力するのは４サイクル後となる。

４×４の行列の演算を行うのは、第７図（Ｄ）に示す、
１行目の演算は、ＸＡ８にて行い、２行目の演算は、Ｘ
Ａ７にて行い、３行目の演算は、ＸＡ６にて行い、４行
目の演算は、ＸＡ５にて行この為、ＸＡ８の入力端子Ａ
Ｈ，ＸＡ７の入力端子ＡＧ、ＸＡ６の入力端子ＡＦ、Ｘ
Ａ５の入力端子ＡＥ、共通入力端子Ｂには、夫々第１２
図の（ＡＨ）、（ＡＧ）（ＡＦ）（ＡＥ）ＣＢ）に示す
如く■サイクルより演算する順序に値を入力する。

４×４の行列演算の場合は、積和の回数が４回となるの
で、２×２の行列の場合より２サイクル多い■サイクル
で第１２図（ＳＲ８−１）（ＳＲ７−１）（ＳＲ６−１
）（ＳＲ５−１）に示す如！、、５Ｒ５−１の出力に苓
ａ４１　ｂ　ｉｆが得られる。

その後■〜■サイクルで、ＸＬＯＲＤ端子よりの選択信
号を、第１２図（ＸＬＯＲＤ）に示す如く１とすると、
５Ｒ７−１，５Ｒ６−１，５Ｒ５−１の値が順次シフト
され、第１２図（ＳＲ８−１）に示す如＜５Ｒ８−１よ
りは苓ａｌｉ　ｂ　ｉｌ、）ｉ：ａｚｉ　ｂ　ｉｔ、苓
ｆｉｔ　ｂ　ｉｌ　、１ｅａ４ｉ　ｂ　ｉｆが出力され
る。

この場合は、■サイクルで演算する値を入力してから４
の行列の最初の値を出力するのは６サイクル後となる。

即ち、ｎＸｎの演算の場合は、演算する値を最初に入力
してからｎの行列の最初の値を出力するのは（ｎ＋２）
サイクル後となりｎの値により異なる。

次に、２×２の行列演算の後４×４の行列演算を続けて
行う場合を第１３図を用いて説明する。

第１３図では■■サイクルで２×２の行列演算の最後の
データを入力し、■〜■サイクルで４×４の行列演算の
最初のデータを入力すると、５Ｒ８−１より、第１３図
（８−１）に示す如く、■■サイクルで２×２の最後の
演算結果が出力される。

ところが、■サイクルでは、４×４の演算は２回の積和
演算しか行っていないので、ＳＲにロードせず、ＳＲに
ロードされるのは４回の積和演算が終わった■サイクル
となり、５Ｒ８−１より４の行列の最初の値が出力され
るのは■サイクルとなり、２サイクル空きが生ずる。

即ち、２×２から４×４の演算の如く、積和回数の少な
いものから多いものに切り替える時は、積和回数の差に
より出力に空きが生ずる。

次に、４×４の行列演算の後２×２の行列演算を続けて
行う場合を第１４図を用いて説明する。

第１４図では、■〜■サイクルで４×４の行列最後の演
算データを入力し、■■サイクルで２×２の行列演算の
最初のデータを入力すると、■サイクルで４×４の最後
の演算結果が得られ■サイクルで、選択信号端子ＸＬＯ
ＲＤよりの選択信号を、第１４図（ＸＬＯＲＤ）に示す
如くＯとすると■サイクルで、（８−１）　　（７−１
）　　（６−１）（５−１）に示す如く、５Ｒ８−１，
５Ｒ７−１，５Ｒ６−１，５Ｒ５−１に演算結果がロー
ドされる。

この時、選択信号端子ＸＬＯＲＤよりの選択信号を、第
１４図（ＸＬＯＲＤ）に示す如く１としてシフトさせる
。

ところが（ＦＦ２３）に示す如く、■サイクルで２×２
の演算結果が得られるので、選択信号端子ＸＬＯＲＤよ
りの選択信号を、第１４図（ＸＬＯＲＤ）に示す如くＯ
とし、（８−１）（７−１）に示す如く、５Ｒ８−１，
ＳＲ？−１にロードして出力させるまうにする。

Ｔると、４Ｘ４のｍＸｍ朱の＋３４　ｂ　ｉａ　ｓ　１
ａａ４、ｂ盈、が消えてしまう。

即ち、４×４から２×２の演算の如く、積和回数の多い
ものから少ないものに切り替える時は、積和回数の多い
方が消えてしまう。

〔発明が解決しようとする課題〕

従来の行列演算回路では、上記説明の如く、ｎｘｎの行
列演算の場合は、演算の最初の値を入力してから、ｎの
行列の最初の値を出力するのは（ｎ’＋２）後となりｎ
の値により変化する問題点がある。

又積和回数の異なる行列の演算を連続して行うと、出力
に空きが生じたり、出力が消えてしまう問題点がある。

本発明は、ｎｘｎの行列演算の最初の値を入力してから
、ｎの行列の最初の値を出力する迄のサイクルがｎによ
り変化せず、又積和回数の異なる行列の演算を連続して
行っても正常な出力が空きまなく出力することが出来る
行列演算回路の提供を目的としている。

〔課題を解決するための手段〕

第１図は本発明の原理ブロック図である。

第１図に示す如く、２つの入力信号の値の積を求め求め
た値を累算出来る、Ｎ個のＸＡＩ、２゜・・　（Ｎ−１
）、Ｎと、 該Ｎ個のＩＡＩ、　２．　　・・（Ｎ−１）、Ｎ夫々の
出力及び、１つ下位のＳＲの出力を入力し、何れかの出
力を選択しレジスタに保持して出力する、Ｎ個の５ＲＩ
−１，２−１，・・・　（Ｎ−１＞　−１、Ｎ−１と、 該Ｎ個のＩＡＩ、２．＝　・　（Ｎ−１）、Ｎに共通に
、乗算した値をその休出力させるか累算を行うかを制御
する制御信号を入力する制御信号入力線ＸＩとを設け、 又該Ｎ個の５ＲＩ−１，２−１，・・・（Ｎ−１）−１
，Ｎ−１夫々には、入力するＸＡの出力か、１つ下位の
ＳＲの出力かを選択する選択信号を入力する選択信号線
ＸＬＯＲＤ１．　　・・・ＸＬＯＲＤＮを設け、 又該Ｎ個のＸＡＩ、２．　　・・　（Ｎ−１）、Ｎ夫々
への２つの入力信号の内一方は、共通入力端子Ｂより、
該Ｎ個のＸＡＩ、２．　　・・　（Ｎ−１）、Ｎに共通
に入力するようにする。

〔作　用］ ｎＸｎの行列演算の最初の値を入力してからｎ行列の最
初の値を出力する迄のサイクルがｎの値により異なる点
及び、積和回数の異なる行列の演算を連続して行う時、
出力に空きが出来たり、出力が消えてしまうのは、ｎの
値によりＸＡにての積和回数が異なることから生じてい
る。

この為積和回数の少ないものは、出力する迄のＳＲをシ
フトする段数を、少ない分だけ増加すれば、防げること
になる。

そこで、本発明の場合は、ＳＲへの選択信号の入力を全
ＳＲに同時に行うのでなく、各ＳＲ毎に入力出来るよう
にし、ＸＡは下位の方から使用するようにし、Ｎ段の行
列演算回路で、ｍＸｍ　（但し２≦ｍ≦Ｎ）の行列演算
を行う場合、ＳＲを（Ｎ−ｍ）段余分に通すようにする
と、ｍの値に関わらず演算の最初の値を入力してからｍ
の行列の最初の値を出力するまでのサイクルは等しくな
る。

又ｍＸｍの行列演算の演算結果をＳＲにロードする時に
、演算を行ったｍ個のＸＡからだけＳＲにロードし、他
のＳＲは、下位のＳＲの出力側を選択してシフトするよ
うにすれば、積和回数の少ないものは、出力する迄のＳ
Ｒをシフトする段数が少ない分多くなり、積和回数の異
なる行列の演算を連続して行っても出力に空きが出来た
り出力が消えてしまうことはなくなる。

〔実施例〕

第２図は本発明の実施例の行列演算回路のブロック図、
第３図は第２図にて２×２の行列演算の場合のタイムチ
ャート、第４図は第２図にて４×４の行列演算の場合の
タイムチャート、第５図は第２図にて２×２の行列演算
の次に４×４の行列演算を連続して行った場合のタイム
チャート、第６図は第２図にて４×４の行列演算の次に
２×２の行列演算を連続して行った場合のタイムチャー
トであり、第３図〜第６図の（ＡＢ）（ＡＤ）（Ｂ）は
入力端子ＡＢ、ＡＤ、Ｂよりの入力を示し、（ＦＦ２１
）（ＦＦ２３）はＸＡのＦＦ２１、ＦＦ２３（７）出力
を示し、（ＸＩ）は制御信号を示し、（８−１）〜（１
−１）は５Ｒ８−１〜５Ｒ１−１の出力を示し、（ＸＬ
ＯＲＤ３２）（ＸＬＯＲＤＩ、０）（ＸＬＯＲＤ３〜Ｏ
）は夫々選択信号端子ＸＬＯＲＤ３，２、ＸＬＯＲＤｌ
、０、ＸＬＯＲＤ３〜０の選択信号を示す。

第２図にて第８図の従来例と異なる点は、ＸＡは下位の
方より使用し、５ＲＩ−１〜５Ｒ８−１への選択信号を
夫々独立に入力出来るようにして、演算を行ったＸＡか
らだけＳＲにロードし、他のＸＡは下位のＳＲの出力側
を選択してシフトするようにした点であるので、以下は
この異なる点を中心に説明する。

第３図は２×２の行列演算の場合であり、ＸＡは下位の
方から使用するので、入力信号はＸＡ２゜１に入力する
が、第３図ではＸＡ２に入力するＡＢ端子より入力する
場合を（ＡＢ）に示している〔第１１図（ＡＨ）に対応
する〕。

この場合は■サイクルで、２の行列の値が得られるので
、演算を行ったＸＡ２，１の出力を、５Ｒ２−１，５Ｒ
Ｉ−１にロードするように、（ＸＬＯＲＤＩ、Ｏ）に示
す如く、選択信号端子ＸＬＯＲＤＩ、Ｏの選択信号を０
とする。

すると、この値は、第３図（２−１）（１−１）に示す
如く、５Ｒ２−１，５ＲＩ−１にロードされ、次の選択
信号は１とするので、この値は第３図に示す如く、５Ｒ
３−１，５Ｒ２−１にシフトする。

次のサイクルでは、次の２の行列の値が得られるので、
演算を行ったＸＡ２．ＸＡＩの出力を５Ｒ２−１，５Ｒ
Ｉ−１にロードする為に、（ＸＬＯＲＤＩ、０）に示す
如く、選択信号端子ＸＬＯＲＤＩ、Ｏの選択信号をＯと
する。

すると、ＸＡＩ側の演算結果を含み、この値は第３図（
２−１）（１−１）に示す如（ＳＲ２−１．５ＲＩ−１
にロードされるが、選択信号端子ＸＬＯＲＤＩ、０以外
の選択信号はｌであるので、先にロードされていた値は
第３図に示す如くシフトし衝突することはない。

以下は選択信号端子ＸＬＯＲＤＩ、０の選択信号もｌと
するので、第３図に示す如くシフトし、■サイクル目で
２の行列の最初の値を出力することになる。

４×４の行列演算の場合を、第４図に示しており、この
場合も、２Ｘ２の行列演算の場合と同様に動作し、４の
行列の最初の値を出力するのは、第３図の場合と同じく
■サイクル目となる。

即ち、ｎｘｎの行列演算を行う際に、ｎＸｎの行列演算
の最初の値を入力してから、ｎの行列の最初の積和演算
の結果がＳＲにロードされるのが、（ｎ＋１）サイクル
後で、其の後ＳＲを（９ｎ）段違るので、演算サイクル
は（ｎ＋１）＋（９−ｎ）＝１０サイクルとなり、ｎの
値に関わらず演算サイクルは一定となる。

２×２の行列演算の次に４×４の行列演算を連続して行
った場合のタイムチャートは第５図に示す如くで、（Ａ
Ｂ）（Ｂ）に示す如く、■■■サイクル２×２の行列演
算の最後のデータを入力し、■〜■サイクルで、４×４
の行列演算の最初のデータを入力する。

この場合の２×２の行列演算の結果は、（ＦＦ２３）に
示す如く■サイクルで得られるので、（ＸＬＯＲＤＩ、
０）に示す如く、選択信号端子１．０の選択信号をＯと
し、５Ｒ２−１，５Ｒ１−１へのロードは、（２−１）
（１−１）に示す如く、■サイクルで行われる 又４×４の行列演算の結果は、（ＦＦ２３）に示す如く
、■サイクルで得られる。

この次の■サイクル目ではシフトすることによりＳＲｌ
−１−３Ｒ４−１は空きとなるので、選択信号端子ＸＬ
ＯＲＤ３〜０の選択信号を第５図（ＸＬＯＲＤ３，２）
（ＸＬＯＲＤＩ、Ｏ）に示す如く０とし、５ＲＩ−１〜
５Ｒ４−１へのロードは■サイクルで行なわせる。

するとシフトされた後の５Ｒ８−１よりの出力は第５図
に示す如く、演算サイクルが一定になることにより空き
がないものとなる。

４×４の行列演算の次に２Ｘ２の行列演算を連続して行
った場合のタイムチャートは第６図に示す如くで、（Ａ
Ｂ）（Ｂ）に示す如く、■〜■のサイクルで４×４の行
列演算の最後のデータが入力し、■・■サイクルで２×
２の行列演算の最初のデータが入力する。

この場合４×４の演算の結果は（ＦＦ２３）に示す如く
、■サイクルで得られるので、５Ｒ４−１−ＳＲＩ−１
へのロードは（４−１）（３−１）（２−１）（１−１
）に示す如く、■サイクルで行われ、又２×２の演算の
結果は（Ｆ　Ｆ　２３）に、示す如く、■サイクルで得
られる。

この次の■サイクル目では５Ｒ２−１〜５Ｒ１−１は空
きとなるので、選択信号端子ＸＬＯＲＤＩ、Ｏの選択信
号を第６図（ＸＬＯＲＤＩ。

Ｏ）に示す如く０とし、５Ｒ２−１〜５ＲＩ−１へのロ
ードは（２−１）（１−１）に示す如く、■サイクルで
行なわせる。

するとシフトされた後の５Ｒ８−１よりの出力は第６図
に示す如く、演算サイクルが一定になることにより消さ
れることはなくなる。

〔発明の効果〕

以上詳細に説明せる如く本発明によれば、ｎＸｎの行列
演算の最初の値を入力してから、ｎの行列の最初の値を
出力する迄のサイクルがｎにより変化せず、又積和回数
の異なる行列の演算を連続して行っても正常な出力が空
きまなく出力することが出来る効果がある。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は本発明の実施例の行列演算回路のブロック図、 第３図は第２図にて２×２の行列演算の場合のタイムチ
ャート、 第４図は第２図にて４×４の行列演算の場合のタイムチ
ャート、 第５図は第２図にて２×２の行列演算の次に４×４の行
列演算を連続して行った場合のタイムチャート、 第６図は第２図にて４×４の行列演算の次に２×２の行
列演算を連続して行った場合のタイムチャート、 第７図は２×２の行列及び４×４の行列を２の行列及び
４の行列に変換した場合の行列を示す図、第８図は従来
例の行列演算回路のブロック図、第９図は１例の積和演
算器のブロック図、第１０図は１例の選択器付きレジス
タのブロック図、 第１１図は第８図にて２×２の行列演算の場合のタイム
チャート、 第１２図は第８図にて４×４の行列演算の場合のタイム
チャート、 第１３図は第８図にて２×２の行列演算の次に４×４の
行列演算を連続して行った場合のタイムチャート、 第１４図は第８図にて４×４の行列演算の次に２×２の
行列演算を連続して行った場合のタイムチャートである
。 図において、 １〜８．Ｎ−１，Ｎは積和演算器、 １−１〜８−１．（Ｎ−１）−１，Ｎ−１は選択器付き
レジスタ、 ２０は乗算器、 ２１．２３．２６はフリップフロップ、２２は全加算器
、 ２４はアンド回路、 ２５はセレクタ、 ＸＩは制御信号入力線、 ＸＬＯＲＤ　１．　　・・・ＸＬＯＲＤＮは選択信号線
、１伊１のａｉ和演Ｘ器のブロック図 第９図 本発明のに１ヱブロック図 第１　日 Ｌｋ １例の１状易付レジスタのブロック図 第１０図 Ｊコ　　−０ １＋Ｉ　　　　セ ＋−ｒ４　　　　ｅＱ　　　　； も　　（（（

Claims (1)

1. 【特許請求の範囲】 ２つの入力信号の値の積を求め求めた値を累算出来る、
   Ｎ個の積和演算器〔１，２，・・（Ｎ−１），Ｎ〕と、 該Ｎ個の積和演算器〔１，２，・・（Ｎ−１），Ｎ〕夫
   々の出力及び、１つ下位の選択器付きレジスタの出力を
   入力し、何れかの出力を選択しレジスタに保持して出力
   する、Ｎ個の選択器付きレジスタ〔１−１，２−１，・
   ・・（Ｎ−１）−１，Ｎ−１〕と、 該Ｎ個の積和演算器〔１，２，・・（Ｎ−１），Ｎ〕に
   共通に、乗算した値をその侭出力させるか累算を行うか
   を制御する制御信号を入力する制御信号入力線（ＸＩ）
   とを設け、又該Ｎ個の選択器付きレジスタ〔１−１，２
   −１，・・・（Ｎ−１）−１，Ｎ−１〕夫々には、入力
   する積和演算器の出力か、１つ下位の選択器付きレジス
   タの出力かを選択する選択信号を入力する選択信号線（
   ＸＬＯＲＤ１，・・・ＸＬＯＲＤＮ）を設け、 又該Ｎ個の積和演算器〔１，２，・・（Ｎ−１），Ｎ〕
   夫々への２つの入力信号の内一方は、共通入力端子（Ｂ
   ）より、該Ｎ個の積和演算器〔１，２，・・（Ｎ−１）
   ，Ｎ〕に共通に入力するようにしたことを特徴とする行
   列演算回路。