JPH03195115A - アナログ／デジタル変換器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明は、アナログ信号をデジタル信号に変換するアナ
ログ／デジタル変換器に係り、特に低消費電力で変換速
度と耐ノイズ性を改良したアナログ／デジタル変換器に
関する。

〈従来の技術〉 第５図は従来の２線式信号伝送装置の構成を示すブロッ
ク図である。

伝送器１０は例えば圧力、流量などのプロセス変数ＰＶ
に対応してこれを電気信号に変換してその出力ｆａＴ、
−７２にこのプロセス変数ＰＶに対応する電流信号ＩＬ
ｌを出力する。

この伝送器１０の出力端’Ｉ’、、Ｔ２には２本の伝送
線ｌｔ　、１２を介してこの伝送器１０を付勢する電源
１１と、電流信号ＩＬｔを受信し、例えば指示する受信
器１２と、抵抗１３とがそれぞれ直列に接続されている
。

そして、この電流信号ＩＬ＋はプロセス制御の分野では
４〜２０ｍＡの統一電流の範囲内に設定される。このう
ち、プロセス変数Ｐｖがゼロのときに出力される４ｍＡ
の電流が伝送器１０の回路電源を賄うに必要な最小の電
流である。

１４は通信器であり、この通信器１４はその出力端Ｔ３
、Ｔ４に、例えば伝送器１０のスパンを設定するための
デジタル信号を出力することにより抵抗１１の両端のデ
ジタル電圧ｖＩを変更させて伝送器１０の出力ｔ４ＡＴ
＋　、Ｔ２の電圧を変更させる。伝送器１０はこれを取
り込んで内蔵するマイクロプロセッサにより通信内容に
応じたスパンに設定する。

また、逆に伝送器１０から伝送線１．＋　１２に電流信
号ＩＬＩに重畳して送出されたデジタル信号は抵抗１３
で電圧信号に変換されて通信器１４に取り込まれて解読
される。

この場合の伝送器１０の出力端’Ｉ’、、’Ｔ’２の近
傍の回路構成は、例えば第６図に示すようになっている
。これは、アナログ／デジタル変換器の１要素のみを示
している。

出力端’！’、、”ｌ’２に通信器１４から伝送された
信号はコンデンサＣ１を介してアナログ信号に重畳され
ている交流成分を抵抗Ｒ７とＲ２で正帰還がかけられた
比較器ＣＯ、でデジタル信号に変換されて伝送器１０の
内部のデジタル回路ＤＩＣでこのデジタル信号を用いて
信号処理がなされる。

この場合に出力端Ｔ、、Ｔ２に得られる信号は現場を伝
送されてくる関係上アナログ信号にノイズが重畳してい
る場合が多いので、抵抗Ｒ１、Ｒ２による正帰還をかけ
ることによってアナログ／デジタル変換にヒステリシス
をもたせてこの影響を除去している。

ところで、この比較器ＣＯ１の内部回路の構成は、市販
の比較器を用いるときは例えば第７図に示すようになる
。

正電源＋ＶＣＣから定電流源ＣＣ１からめ定電流Ｉ、は
トランジスタＱ１に流されており、正入力端子からトラ
ンジスタＱ、に流入した信号電流はこの変化がトランジ
スタＱ２のベースに伝送される。また、同様に正電源−
ＩＶｃｃから定電流源ＣＣ２からの定電流１１はトラン
ジスタＱ４に流されており、負入力端一からトランジス
タＱ４に流入した信号電流はこの変化をトランジスタＱ
３のベースに伝送される。これ等の信号電流は入力端±
に印加されたアナログ電圧■、により発生される。

トランジスタＱ２とＱコのエミッタは定電流Ｉ２を流す
定電流源ＣＣ３を介して正電源−＋Ｖｃｃに接続され、
これ等のコレクタはそれぞれトランジスタＱ５、Ｑｅで
構成されたカレントミラー回路に接続されている。これ
等のトランジスタＱ。

〜Ｑ６、定電流源ＣＣＩ〜ＣＣ３により比較回路ＣＭＣ
を構成している。

正負入力端＝１に印加された信号電圧はこの比較回路に
よりハイレベル“Ｈ″とローレベル′Ｌ”の電流変化と
してトランジスタＱ６のコレクタから出力される。この
電流出力は正電源−１ｖｃ　ｃからＰＮＰ形のトランジ
スタで形成された定電流源ＣＣ４を介して定電流Ｉ３が
コレクタとエミッタ間に流されるＮＰＮ形のトランジス
タＱ７のベスに印加され、そのコレクタから出力トラン
ジスタＱ８のベースに出力される。そして、そのコレク
タから一端に電圧■”が印加された負荷ＲＬにオプーン
コレクタ形式として出力される。

これ等の定電流源ＣＣ４、トランジスタＱ７、Ｑ８、負
荷ＲＬなどにより出力回路ＯＴＩを構成する。

そして、比較器ＣＯ＋は比較回路ＣＭＣと出力回路ＯＴ
Ｉにより構成されている。

〈発明が解決しようとする課題〉 しかしながら、この様な従来のアナログ／デジタル変換
器の１要素としての比較器の出力回路は次段ノ＼の信り
伝送とフィードバックをドライブするために負荷ＲＬを
小さな抵抗値にしなければならないので、出力が“Ｌ”
のときにトランジスタＱｅに流れる電流が必然的に大き
くなり、さらに高速化を図るなめには全体的に消費電流
を増やす必要がある。

そこで、この様な欠点を除去するために出力回路にバイ
ポーラトランジスタを複数個用いたプッシュプルの出力
回路を用いると、各トランジスタの接合容量によりスピ
ードが遅くなる。これを避けるためにはこの接合容量を
充電する電流を増やす必要がある。

さらに、複数のバイポーラトランジスタを用いる回路で
は電源電圧■ｃｃと共通電位点まで振れず、各々１ｖ程
度の電圧が残ってしまう、このため、次段がＣＭＯＳロ
ジック回路の場合にはこの振幅不足によりコンプリメン
タリゲートが同時にオンになり回路の消費電流を増加さ
せる欠点がある。

ところで、第５図に示すような２線式の伝送器１０は２
本の伝送８１．．１２を介して最小の電流として４ｍＡ
の電流伝送を受けこれにより回路電源を賄う必要がある
ので、スピード上げるために伝送器１０の回路電流を増
加させることは出来ない。

つまり、２線式の伝送器１０に用いる従来のアナログ／
デジタル変換器の１要素としての比較器では低消費電力
のままでスピードを上げることが出来ず、またＣＭＯＳ
ロジック回路を低消費電力で使うのには適していないと
いうことになる。

く課題を解決するための手段〉 本発明は、以上の課題を解決するために、入力されるア
ナログ信号をデジタル信号に変換して出力するアナログ
／デジタル変換器において、このアナログ信号を差動増
幅回路によりデジタルの電流信号に変換する比較手段と
、この電流信号が入力されＰＮＰ形とＮＰＮ形のトラン
ジスタを用いてプッシュプル接続された１段の１ッシュ
ブル出力段と、このプッシュプル出力段の出力が入力さ
れこれをデジタルの電圧信号として出力するＣＭＯＳゲ
ート手段とを具備するようにしたものである。

く作　用〉 ア一λ）　（、＞”　、／デジタル変換器に用いる比較
器の出力回路をＰＮＰ形とＮＰＮ形のバイポーラトラン
ジスタを用いた１段のプッシュプル出力回路としてこの
プッシュプル出力回路の出力でＣＭＯＳゲトを直接駆動
するので出力回路の接合容量が小さくなり、またこの出
力回路はトランジスタのオン電圧まで振れるのでＣＭＯ
３の消費電流も少なくなる。

く実繕例〉 息子、本発明の実施例について図を用いて説明する。第
１図は本発明の１実施例の構成を示すブロック図である
。なお、第５図〜第７図に示す回路の構成と同一の機能
を有する構成には同一の符号を付して適宜にその説明を
省略する。

正負入力端上からトランジスタＱ１〜Ｑｒ、定電流源Ｃ
Ｃ１〜ＣＣ４′Ｊ、での回路素子により構成される回路
は比較回路を構成し、これは第７図に示す同一符号で構
成された比較回路ＣＭＣと同一である。

比較量１ｉ１３ｃＭｃの定を流源ＣＣ４を構成するＰＮ
Ｐ形のトランジスタのコレクタとＮＰＮ形のトランジス
タＱ７のコレクタとの接続点ＰはＣＭＯＳゲートＱｓの
入力端に接続されている。そして、ＣＭＯＳゲートＱＱ
は入力電圧■□の大きさに応じてトランジスタＱ７をオ
ン／オフして得られるハイ“Ｈ″或いはこれを反転した
ロー“し”レベルのデジタル信号ｖｄとして出力する。

出力回路ＯＴ２は定電流源ＣＣ４、トランジスタＱ？、
ＣＭＯＳゲートなどにより構成される。

以上のようにして比較回路ＣＭＣと出力回路ＯＴ１によ
りアナログ／デジタル変換器の１要素としての比較器Ｃ
Ｏ２を構成する。

この場合、ＣＭＯＳゲートＱ９の入力電圧はロレベルの
ときにはトランジスタＱ７のエミッタ／コレクタの飽和
電圧０．２Ｖ程度であり、ハイレベルのときは電源電圧
ＶＣＣより定電流源のトランジスタの飽和電圧０．２ｖ
程度の低い電圧となる。

以上のように、この出力回路ＯＴ２は、ＰＮＰとＮＰＮ
のトランジスタによる１段のプッシュプル接続でＣＭＯ
Ｓゲートをドライブするので、そのドライブ能力か小さ
くても充分にドライブすることができ、また、ＰＮＰと
ＮＰＮのトランジスタの飽和電圧付近まで振れるので中
間の電位においてＣＭＯ３間を電流が流れることもなく
ＣＭＯＳゲートの消費電力も小さい。

さらに、出力段は１段のプッシュプル接続なので接合容
量も小さく高速化が可能となる。シュミレーションによ
って実験した結果によれば、消費。

電流１０μＡでスルーレート０．８３Ｖ／μｓという値
が得られ、これは従来の比較器に比べて５倍の改善が得
られている。

第２図は第１図に示す比較器に対してノイズ防止対策を
施した構成を示す。

非反転入力端（＋）に抵抗Ｒ５が接続された比較器ＣＯ
２の出力から抵抗Ｒ３を介して抵抗Ｒ４と共に比較器Ｃ
Ｏ２の反転入力端（−）に正帰還をかけてヒステリシス
を持たせてノイズ防止を図っている。この場合、ＣＭＯ
Ｓゲートは１・分なドライブ能力があるのでプッシュプ
ル出力回路のドライブ能力は小さくても良い。

第３図は第２図に示すノイズ防止対策をさらに徹底した
回路構成を示す。

第２図において、抵抗Ｒ３の値が大きいと正帰還がかか
るのに時間がかかり、出力反転の直後のノイズにより出
力が再反転することがある。これを解決したのが第３図
に示す回路である。

ナントゲートＧ１、Ｇ２、Ｇ３、Ｇ４で構成されるＲ−
Ｓフリップフロップと遅延回路ＤＬＹとを用いることに
より、出力か−・度反転した後は一定時間のあいだ再反
転が生じないようにしてこれを解決する。この場合、遅
延回路ＤＬＹによる遅延時間は抵抗Ｒ３により入力容量
を充電するのに要する時間より長く選定する。なお、遅
延回路ＤＬＹとしては、例えばゲートをカスケード接続
したもの、これにＣＲ或いはＬＣ回路を併用したもの、
シフトレジスタを用いたものなど各種のものが利用でき
る。

第４図は第３図に示す付加回路の各部の波形を示すタイ
ミングチャートである。

■はＣＭＯＣインバータの入力端の波形、■はナントゲ
ートＧ２の出力の波形、■はナンドゲトＧ、の出力の波
形。■は遅延回路ＤＬＹの入力端の波形、■は遅延回路
ＤＬＹの入力端の波形をそれぞれ示している。遅延回路
ＤＬＹはその入力信号（第４図（ニ））を遅延時間ＴＤ
だけ遅延させて出力（第４図（ホ））する、これにより
、出力が反転（第４図（イ））シた直後に混入したノイ
ズＮ（第４図（イ））をマスクして再反転を防止する。

〈発明の効果〉 以」−１実施例と共に具体的に説明したように本発明に
よれば、比較器の出力回路をＰＮＰ形とＮＰＮ形のトラ
ンジスタによる１段のプッシュプル接続でＣＭＯＳゲー
トをドライブするようにしたので、そのドライブ能力が
小さくても充分にドライブすることができ、また、ＰＮ
ＰとＮＰＮのトランジスタのオン電圧付近まで振れるの
で中間の電位においてＣＭＯ３間を電流が流れることも
なくＣＭＯＳゲートの消費電力も小さい、さらに、出力
段は１段のプッシュプル接続なので接合容量も小さく高
速化が可能となる。つまり、低消費電力を維持しながら
より高速化を実現することができるので、消費電力が制
限される２線式の伝送器などに応用すると効果的である
。

【図面の簡単な説明】

第１図は本発明の１実施例の構成を示す回路図、第２図
は第１図に示す比較器に対してノイズ防止対策を施した
構成を示す回路図、第３図は第２図に示すノイズ防止対
策をさらに徹底した回路構成を示す回路図、第４図は第
３図に示す付加回路の各部の波形を示すタイミングチャ
ート図、第５図は従来の２線式ら号伝送装置の構成を示
すブロック図、第６図は第５図に示す伝送器の出力端の
近傍の回路構成を示す回路図、第７図は第６図に示す比
較器の内部回路を示す回路図である。 １０・・・伝送器、１１・・・電源、１４・・・通信器
、ＣＯ，、ＣＯ２・・・比較器、ＣＭＣ・・・比較回路
、ＯＴｌ、ＯＴ２・・・出力回路。 −−ＣＭ　Ｃ ０Ｔ２ 一一一一一 第　２′Ｅ。 々１ ’−ｃｏ２ 通信器 ２ フッ ３　二 ＭＣ 刊

Claims (1)

【特許請求の範囲】
1. 入力されるアナログ信号をデジタル信号に変換して出力
   するアナログ／デジタル変換器において、前記アナログ
   信号を差動増幅回路によりデジタルの電流信号に変換す
   る比較手段と、前記電流信号が入力されＰＮＰ形とＮＰ
   Ｎ形のトランジスタを用いてプッシュプル接続された１
   段のプッシュプル出力段と、このプッシュプル出力段の
   出力が入力されこれをデジタルの電圧信号として出力す
   るＣＭＯＳゲート手段とを具備することを特徴とするア
   ナログ／デジタル変換器。