JPH0319423A - 出力バッファ回路 - Google Patents
出力バッファ回路Info
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- JPH0319423A JPH0319423A JP1153272A JP15327289A JPH0319423A JP H0319423 A JPH0319423 A JP H0319423A JP 1153272 A JP1153272 A JP 1153272A JP 15327289 A JP15327289 A JP 15327289A JP H0319423 A JPH0319423 A JP H0319423A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明は、メモリ等の半導体集積回路に設けられ、内部
信号を外部に出力するための出力バッファ回路に関する
． （ロ〉従来の技術 従来、メモリから読出されるデータは、外部出力端子か
らデータパス等に送出される．このようなデータパスへ
のデータ出力回路には、通常インバータ構成の出力バッ
ファ回路が採用される．第４図は従来の出力バッファ回
路の回路図である．Ｐチャンネル型Ｍ Ｏ Ｓ Ｆ Ｅ
Ｔ （Ｔ ｐ’）とＮチャンネル型ＭＯＳＦＥＴ（Ｔ
．）とが電源と接地との間に直列接続され、その接続点
が出力端子（１〉に接続されている．両Ｍ Ｏ Ｓ Ｆ
Ｅ Ｔ （Ｔ Ｐ）（ Ｔ Ｍ）のゲートには、直列
接続された３段のインバータ（２）（３）が夫々接続さ
れ、これらインバータ（２）（３）にメモリセル（図示
せず）から読出されたデータｐ ａｔａが入力される． このような出力バッファ回路に於いては、データＤ ａ
ｔａが’ＯＪ（低レベル）のときには、両ＭＯＳＦＥＴ
（ＴＰ）（Ｔイ）のゲート電圧が高レベルとなり、Ｍ
Ｏ Ｓ Ｆ Ｅ Ｔ（ＴＰ）が才フ、ＭＯＳＦＥＴ｛Ｔ
９｝がオンして出力端子（１）が接地レベルとなる．逆
にデータＤ ａｔａが「１」（高レベル）のときにはＭ
ＯＳＦＥＴ（Ｔ，）がオン、ＭＯＳＦＥＴ（ＴＨ）がオ
フして出力端子（１〉が電源レベルとなる．ところで、
出力側に設けられている一対のＭＯＳ Ｆ Ｅ Ｔ （
Ｔ Ｐ＞（ ＴＮ）は、容量の大きな外部負荷に対応し
て駆動能力が大きくなるようにトランジスタサイズが大
きく設定される．通常のメモリでは、並列して設けられ
た複数の出力バッフγ回路が同時に動作する場合が多く
、電源からＭＯＳＦＥＴ（ＴＰ）を介して外部負荷に流
れる電流Ｉ，及び外部負荷からＭＯＳＦＥＴ（Ｔ．）を
介して接地側に流れる電流エヨが問題となる．即ち、複
数の出カバッファ回路が同時に動作して電流工，或いは
Ｉ８がいっせいに流れると、全体的に流れる電流に依っ
てｔ源電位の降下や接地電位の上昇が起きる．なかでも
電流工、に依る接地電位の上昇が問題であり、内部回路
、例えばメモリセルの誤動作の原因となる． 第５図は、出力データが変化するときにＭＯＳＦＥＴ（
Ｔｅｌ）に流れる電流Ｉｎの経時変化を示している，
Ｍ Ｏ Ｓ Ｆ Ｅ Ｔ （Ｔ ｐ）（ Ｔ ｓ）が反
転するとＭＯＳＦＥＴ（ＴＮ）には実線で示すように最
大値Ｉ ｍａｘの電流Ｉ．が流れる．この電流Ｉ８は、
外部負荷を接地レベルまで放電するのに流れるものであ
り、ＭＯ Ｓ Ｆ ＥＴ（ＴＮ）の才ン抵抗値に依って
最大値Ｉ ｍａｘが決まる．ＭＯＳＦＥＴ（Ｔ．）のオ
ン抵抗は、そのゲート電圧、即ちインバータ（２ｃ〉を
駆動するｔ源電位ｖ０に起因する．電？１！電位ｖ０に
対する電流Ｉｎの最大値１ ｗａｘの変化を第６図に示
す．最大値Ｉ ｌ！Ｉａｘは電源電位ｖ０に従って大き
くなっている． そこで、ＭＯＳＦＥＴ（ＴＮ）に流れる電流ＩＮの最大
値Ｉ ｍａｘを低減させる方法として、ＭＯＳＦＥＴ（
ＴＰ）（ＴＮ）の駆動能力を小さくすることがあげられ
る． Ｍ Ｏ Ｓ Ｆ Ｅ Ｔ （Ｔ ｐ）（ Ｔ Ｎ
）の駆動能力を小さくすれば、動作速度が遅くなること
から電流ＩＮの変化が第５図に破線で示すように鈍くな
り、最大値Ｉ ’ｗａｘは小さくなる．従って、電源電
位■。に対する電流の変化が第６１ｊｇＪに破線で示す
ように緩やかになる． （ハ）発明が解決しようとする課題 しかしながら、Ｍ Ｏ Ｓ Ｆ Ｅ Ｔ （Ｔ Ｐ）（
Ｔ ｓ）の駆動能力を低下させた場合、電流の最大値
Ｉ ｗａｘのみが抑圧される訳ではなく、全体的に電流
が抑圧されて動作速度が遅くなる．従って、出力波形が
鈍ると共に出力バッファ回路を備えたメモリ等の応答が
遅れるといった問題が生ずる． また、電源電位Ｖ．に対する電流ＩＮの最大値Ｉ ’ｗ
ａｘの変化は、従来の最大値Ｉ ａａａｘの変化に比し
て鈍くなるものの、電源電位ｖ０が上昇するに従って増
加するため、電源電位ＶＤ！＋がさらに高くなれば結果
的に最大値Ｉ’ｍａｘは大きくなってしまう． そこで本発明は、動作速度の低下を伴うことなく、出力
側に流れる電流の最大値を有効に低減させることを目的
とする． （二〉課題を解決するための手段 本発明は上述の課題を解決するためのもので、第１の構
成の特徴は、電源と接地との間に一対のＭＯＳトランジ
スタが直列に接続され、両ＭＯＳトランジスタの接続点
が出力端子に接続されると共に、直列接続された複数段
のインバータが上記ＭＯＳトランジスタのゲートに夫々
接続されてなる出力バッファ回路に於いて、上記接地側
インバータ列の最終段から偶数段目のインバータの入力
側と接地との間に第１及び第２のＭＯＳトランジスタが
直列に接続され、第１のＭＯＳトランジスタのゲートが
上記出力端子に接続される第１の電位制御手段と、上記
接地側インバータ列の最終段のインバータの出力側と接
地との間に第３及び第４のＭＯＳトランジスタが直列に
接続され、第３のＭＯＳトランジスタのゲートが接地さ
れると共に第４のＭＯＳトランジスタのゲートが上記第
１及び第２のＭＯＳトランジスタの間に接続される第２
の電位制御手段と、を備えたことにある．モして第２の
構成の特徴は、上記ｔ源側インバータ列の最終段から偶
数段目のインバータの入力側と電源との間に第１及び第
２のＭｏＳトランジスタが直列に接続され、第１のＭＯ
Ｓトランジスタのゲートが上記出力端子に接続されると
共に第２のＭＯＳトランジスタのゲートが接地される第
１の電位制御手段と、上記電源側インバータ列の最終段
の７ンバータの出力側とｔｉとの間に第３及び第４のＭ
ＯＳトランジスタが直列に接続され、第３のＭＯＳトラ
ンジスタのゲートが電源に接続されると共に第４のトラ
ンジスタのゲートが上記第１及び第２のＭＯＳトランジ
スタの間に接続される第２の電位制御手段と、を備えた
ことにある． 〈＊〉作用 本発明の第１の構成に依れば、電源電位が上昇して一定
の電位になると第１の電位制御手段で第２の電位制御手
段のＭＯＳトランジスタがオンせしめられ、出力側のＮ
チャンネル型ＭＯＳトランジスタのゲート電位が引き下
げられてこのＭＯＳトランジスタのオン抵抗が大きくな
ることから、外部からＮチャンネル型ＭＯＳトランジス
タを介して接地側に流れる電流が抑圧される．そして第
２の構成に依れば、電源電位が一定の電位まで下がると
第１の電位制御手段で第２の電位制御手段のＭＯＳトラ
ンジスタがオンせしめられ、出力側のＰｆヤンネル型Ｍ
ＯＳトランジスタのゲート電位が引き上げられてこのＭ
ＯＳトランジスタのオン抵抗が大きくなることから、電
流からＰチャンネル型ＭＯＳトランジスタを介して外部
に流れる電流が抑圧される． （へ〉実施例 本発明の実施例を図面に従って説明する．第１図は本発
明出力バッファ回路の回路図である．この図に於いて一
対のＭＯＳＦＥＴ（ＴＦ）（Ｔ、〉及びインバータ（２
）（３）は第４図と同一であり、同一部分には同一符号
が付してある．接地側のＮチャンネル型ＭＯ Ｓ Ｆ
ＥＴ（ＴＮ）のゲートに接続？れた１段目インバータ（
２ａ〉と２段目インバータ（２ｂ）との間のＡ点には、
３つのＮチャンネル型ＭＯ Ｓ Ｆ Ｅ Ｔ（ＴＮＩ）
（Ｔ■）（Ｔ■）が直列に接続され、その端部は接地さ
れる． ＭＯ Ｓ Ｆ ＥＴ（Ｔ，１１＞のゲートはそ
のドレインに接続され、ＭＯＳＦＥＴ（Ｔ■）のゲート
は保護抵抗（４〉を介して出力端子（１〉に接続される
．さらにＭＯＳＦＥＴ｛Ｔ■｝のゲートには電源電圧Ｖ
。が印加される．３段目のインバータ（２ｃ）の出力側
のＢ点、即ちＭＯＳＦＥＴ（ＴＮ）のゲートにはＰチャ
ンネル型ＭＯＳＦＥＴ（Ｔ■）とＮチャンネル型ＭＯ
Ｓ Ｆ ＥＴ（Ｔ．４）とが直列に接続され、その端部
が接地される．ＭＯＳＦＥＴ（Ｔ■）のゲートは、ＭＯ
ＳＦＥＴ（Ｔ．．）及び（ＴＮ．）の接続点Ｃに接続さ
れ、ＭＯ Ｓ Ｆ ＥＴ（Ｔ■）のゲートは接地される
。これらＭＯＳＦＥＴ（Ｔ■〉〜（ＴＮ４）（Ｔｐｔ）
に依り、ＭＯＳＦＥＴ（Ｔ．）のゲート電位を制御する
電位制御回路（ＩＯＮ）が構成される．即ち、Ａ点の電
位の変動に従ってＭＯＳＦＥＴ（Ｔ■〉のゲート電位が
変化せしめられてＢ点の電位が制御される． ？に回路の動作について説明する． インバータ（２）（３）に入力されるデータＤ ａｔａ
が「１」から「０」に反転するとき、ＭＯＳＦＥＴ〈Ｔ
，〉はオンから才フへ、Ｍ Ｏ Ｓ Ｆ Ｅ Ｔ （Ｔ
Ｎ）は才フからオンに夫々反転する．ＭＯＳＦＥＴ（
ＴＮ）が才ンすると外部負荷から接地側へ電流■８が流
れる．このとき、Ｃ点の電位ＶｃがＭＯＳＦＥＴ（ＴＮ
４）’）閾値ｖＩｌ．ヨり低ければＭＯＳＦＥＴ（７８
４〉は才フ状態となるため、ＭＯＳＦＥＴ（Ｔ．）社電
位制御回路（１０〉のない場合と同様に動作する．ｖｃ
がＶ■より高くなるとＭＯ Ｓ Ｆ ＥＴ（ＴＮ４）が
才ンシ、Ｂ点の電位Ｖ，は、ＭＯＳＦＥＴ（Ｔ，＋）（
’ｒ■）及び３段目のインバータ（２ｃ〉を構成するＰ
チャンネル型ＭＯＳＦＥＴのバランスに応じて変化する
．従ってＭＯＳＦＥＴ（ＴＮ）のゲート電位が引き下げ
られ、ＭＯ Ｓ Ｆ ＥＴ（Ｔ’，ｌ）の才ン抵抗が高
くなるために１８が抑圧される．ＭＯＳＦＥＴ（Ｔ■〉
は、Ｍ Ｏ Ｓ Ｆ Ｅ Ｔ（Ｔｍａ）がオンしたとき
のＶ．を補償するためのもので、ＭＯＳＦＥＴ〈Ｔ■〉
よりβが小さく設定され、才冫状態に維持？れる．ここ
でβはＷ／Ｌ（Ｗ：ＭＯＳＦＥＴのチヶンネル幅，Ｌ：
ＭＯＳＦＥＴのチャンネル長）に比例するＭＯＳＦＥＴ
固有の定数で、この値が大きいほど才ン抵抗は小さくな
る．■，は、Ｍ Ｏ Ｓ Ｆ Ｅ Ｔ（ＴＮＩ）（ＴＮ
１＞（ＴＮ−）及び１段目のインバータ（２ａ）を構成
するＰｆケンネル型ＭＯｓＦＥＴのバランスで決まるも
ので、電源電圧ＶＤＤの変動に追従する．そこで各ＭＯ
Ｓ Ｆ Ｅ’ｒ（’ｒｓ＋＞（’ｒａｎ）（’ｒｍｓ
）のβの比を所定の値に設定することで％ＶＤＤが一定
値ｖＩ以上になったときにＭ Ｏ Ｓ Ｆ Ｅ Ｔ （
Ｔ Ｎ４）が才ンするように構成できる．従って、ＭＯ
ＳＦＥＴ（Ｔ．）に流れる電流ＩＮは、ＶＤＤがｖＩ以
下では第２図に示すようにｖａｎの上昇に従って増大し
、■１以上になると■おの増大は抑圧されて鈍くなる． このような電位制御回路（ＩＯＮ）は、ＭＯＳＦＥＴ（
Ｔ■）の作用に依り出力端子〈１〉の電位がＭＯＳ Ｆ
Ｅ Ｔ（Ｔｏ）の閾値電圧Ｖｔｆｉ以上のときのみに
動作する．即ち、ＭＯＳＦＥＴ（Ｔ．）のゲート電位を
引き下げる必要があるのは、出力側の電位が？く、ＭＯ
ＳＦＥＴ（Ｔお〉がオンしているときであり、出力側の
電位が低下したときにはＩＮが小さくなるためにＭＯＳ
ＦＥＴ（ＴＮ）のゲート電位を引き下げると動作速度の
低下を招くことから、出力側の電位が低下したときには
電位制御回路（１０Ｎ）の動作が停止される． 第３図は本発明の他の実施例の回路図である．この図に
於いて一対のＭＯ Ｓ Ｆ ＥＴ（ＴＰ）（ＴＩ）及び
インバータ（２）（３）は第４図と同一である．電源側
のＰチャンネル型ＭＯＳＦＥＴ（ＴＰ）のゲートに接続
された１段目のインバータ（３ａ〉と２段目のインバー
タ（３ｂ）との間のＡ点には、３つのＰチャンネル型Ｍ
ＯＳＦＥＴ（Ｔ■）（Ｔ■）（ＴＰ４）が直列に接続さ
れ、その端部には電源が接続される．ＭＯＳＦＥＴ（Ｔ
■）のゲートはそのドレインに接続され、ＭＯＳＦＥＴ
（Ｔ■）のゲートは保護抵抗（５）を介して出力端子＜
１〉に接続され、さらに、ＭＯＳＦＥＴ（Ｔ■）のゲー
トは接地される．３段目のインバータ（３Ｃ〉の出力側
のＢ点、即ちＭＯＳＦＥＴ（Ｔｐ）のゲートにはＮｆヤ
ンネル型ＭＯＳＦ？Ｔ（Ｔ■》とＰチャンネル型Ｍ Ｏ
Ｓ Ｆ Ｅ Ｔ （Ｔ ｐｇ）とが直列に接続され、
その端部が電源に接続される， Ｍ Ｏ Ｓ Ｆ Ｅ
Ｔ （Ｔ Ｘｉ）のゲートは電源に接続され、ＭＯＳＦ
ＥＴ（Ｔ■〉のゲートはＭＯＳＦＥＴ（Ｔ■）及び（Ｔ
０〉の間の点Ｃに接続される．これらＭ Ｏ Ｓ Ｆ
Ｅ Ｔ （Ｔ ｓ＊）〜（Ｔ ｓｉ）及び（Ｔｐｓ）に
依りＭＯ Ｓ Ｆ ＥＴ（ＴＰ）のゲート電位を制御す
る電位制御回路（ＩＯＰ）が構成され、Ａ点の電位の変
動に従ってＭ Ｏ Ｓ Ｆ Ｅ Ｔ （Ｔ ＰＩ）のゲ
ート電位が変化されてＢ点の電位が制御される． 次に動作について説明する。
信号を外部に出力するための出力バッファ回路に関する
． （ロ〉従来の技術 従来、メモリから読出されるデータは、外部出力端子か
らデータパス等に送出される．このようなデータパスへ
のデータ出力回路には、通常インバータ構成の出力バッ
ファ回路が採用される．第４図は従来の出力バッファ回
路の回路図である．Ｐチャンネル型Ｍ Ｏ Ｓ Ｆ Ｅ
Ｔ （Ｔ ｐ’）とＮチャンネル型ＭＯＳＦＥＴ（Ｔ
．）とが電源と接地との間に直列接続され、その接続点
が出力端子（１〉に接続されている．両Ｍ Ｏ Ｓ Ｆ
Ｅ Ｔ （Ｔ Ｐ）（ Ｔ Ｍ）のゲートには、直列
接続された３段のインバータ（２）（３）が夫々接続さ
れ、これらインバータ（２）（３）にメモリセル（図示
せず）から読出されたデータｐ ａｔａが入力される． このような出力バッファ回路に於いては、データＤ ａ
ｔａが’ＯＪ（低レベル）のときには、両ＭＯＳＦＥＴ
（ＴＰ）（Ｔイ）のゲート電圧が高レベルとなり、Ｍ
Ｏ Ｓ Ｆ Ｅ Ｔ（ＴＰ）が才フ、ＭＯＳＦＥＴ｛Ｔ
９｝がオンして出力端子（１）が接地レベルとなる．逆
にデータＤ ａｔａが「１」（高レベル）のときにはＭ
ＯＳＦＥＴ（Ｔ，）がオン、ＭＯＳＦＥＴ（ＴＨ）がオ
フして出力端子（１〉が電源レベルとなる．ところで、
出力側に設けられている一対のＭＯＳ Ｆ Ｅ Ｔ （
Ｔ Ｐ＞（ ＴＮ）は、容量の大きな外部負荷に対応し
て駆動能力が大きくなるようにトランジスタサイズが大
きく設定される．通常のメモリでは、並列して設けられ
た複数の出力バッフγ回路が同時に動作する場合が多く
、電源からＭＯＳＦＥＴ（ＴＰ）を介して外部負荷に流
れる電流Ｉ，及び外部負荷からＭＯＳＦＥＴ（Ｔ．）を
介して接地側に流れる電流エヨが問題となる．即ち、複
数の出カバッファ回路が同時に動作して電流工，或いは
Ｉ８がいっせいに流れると、全体的に流れる電流に依っ
てｔ源電位の降下や接地電位の上昇が起きる．なかでも
電流工、に依る接地電位の上昇が問題であり、内部回路
、例えばメモリセルの誤動作の原因となる． 第５図は、出力データが変化するときにＭＯＳＦＥＴ（
Ｔｅｌ）に流れる電流Ｉｎの経時変化を示している，
Ｍ Ｏ Ｓ Ｆ Ｅ Ｔ （Ｔ ｐ）（ Ｔ ｓ）が反
転するとＭＯＳＦＥＴ（ＴＮ）には実線で示すように最
大値Ｉ ｍａｘの電流Ｉ．が流れる．この電流Ｉ８は、
外部負荷を接地レベルまで放電するのに流れるものであ
り、ＭＯ Ｓ Ｆ ＥＴ（ＴＮ）の才ン抵抗値に依って
最大値Ｉ ｍａｘが決まる．ＭＯＳＦＥＴ（Ｔ．）のオ
ン抵抗は、そのゲート電圧、即ちインバータ（２ｃ〉を
駆動するｔ源電位ｖ０に起因する．電？１！電位ｖ０に
対する電流Ｉｎの最大値１ ｗａｘの変化を第６図に示
す．最大値Ｉ ｌ！Ｉａｘは電源電位ｖ０に従って大き
くなっている． そこで、ＭＯＳＦＥＴ（ＴＮ）に流れる電流ＩＮの最大
値Ｉ ｍａｘを低減させる方法として、ＭＯＳＦＥＴ（
ＴＰ）（ＴＮ）の駆動能力を小さくすることがあげられ
る． Ｍ Ｏ Ｓ Ｆ Ｅ Ｔ （Ｔ ｐ）（ Ｔ Ｎ
）の駆動能力を小さくすれば、動作速度が遅くなること
から電流ＩＮの変化が第５図に破線で示すように鈍くな
り、最大値Ｉ ’ｗａｘは小さくなる．従って、電源電
位■。に対する電流の変化が第６１ｊｇＪに破線で示す
ように緩やかになる． （ハ）発明が解決しようとする課題 しかしながら、Ｍ Ｏ Ｓ Ｆ Ｅ Ｔ （Ｔ Ｐ）（
Ｔ ｓ）の駆動能力を低下させた場合、電流の最大値
Ｉ ｗａｘのみが抑圧される訳ではなく、全体的に電流
が抑圧されて動作速度が遅くなる．従って、出力波形が
鈍ると共に出力バッファ回路を備えたメモリ等の応答が
遅れるといった問題が生ずる． また、電源電位Ｖ．に対する電流ＩＮの最大値Ｉ ’ｗ
ａｘの変化は、従来の最大値Ｉ ａａａｘの変化に比し
て鈍くなるものの、電源電位ｖ０が上昇するに従って増
加するため、電源電位ＶＤ！＋がさらに高くなれば結果
的に最大値Ｉ’ｍａｘは大きくなってしまう． そこで本発明は、動作速度の低下を伴うことなく、出力
側に流れる電流の最大値を有効に低減させることを目的
とする． （二〉課題を解決するための手段 本発明は上述の課題を解決するためのもので、第１の構
成の特徴は、電源と接地との間に一対のＭＯＳトランジ
スタが直列に接続され、両ＭＯＳトランジスタの接続点
が出力端子に接続されると共に、直列接続された複数段
のインバータが上記ＭＯＳトランジスタのゲートに夫々
接続されてなる出力バッファ回路に於いて、上記接地側
インバータ列の最終段から偶数段目のインバータの入力
側と接地との間に第１及び第２のＭＯＳトランジスタが
直列に接続され、第１のＭＯＳトランジスタのゲートが
上記出力端子に接続される第１の電位制御手段と、上記
接地側インバータ列の最終段のインバータの出力側と接
地との間に第３及び第４のＭＯＳトランジスタが直列に
接続され、第３のＭＯＳトランジスタのゲートが接地さ
れると共に第４のＭＯＳトランジスタのゲートが上記第
１及び第２のＭＯＳトランジスタの間に接続される第２
の電位制御手段と、を備えたことにある．モして第２の
構成の特徴は、上記ｔ源側インバータ列の最終段から偶
数段目のインバータの入力側と電源との間に第１及び第
２のＭｏＳトランジスタが直列に接続され、第１のＭＯ
Ｓトランジスタのゲートが上記出力端子に接続されると
共に第２のＭＯＳトランジスタのゲートが接地される第
１の電位制御手段と、上記電源側インバータ列の最終段
の７ンバータの出力側とｔｉとの間に第３及び第４のＭ
ＯＳトランジスタが直列に接続され、第３のＭＯＳトラ
ンジスタのゲートが電源に接続されると共に第４のトラ
ンジスタのゲートが上記第１及び第２のＭＯＳトランジ
スタの間に接続される第２の電位制御手段と、を備えた
ことにある． 〈＊〉作用 本発明の第１の構成に依れば、電源電位が上昇して一定
の電位になると第１の電位制御手段で第２の電位制御手
段のＭＯＳトランジスタがオンせしめられ、出力側のＮ
チャンネル型ＭＯＳトランジスタのゲート電位が引き下
げられてこのＭＯＳトランジスタのオン抵抗が大きくな
ることから、外部からＮチャンネル型ＭＯＳトランジス
タを介して接地側に流れる電流が抑圧される．そして第
２の構成に依れば、電源電位が一定の電位まで下がると
第１の電位制御手段で第２の電位制御手段のＭＯＳトラ
ンジスタがオンせしめられ、出力側のＰｆヤンネル型Ｍ
ＯＳトランジスタのゲート電位が引き上げられてこのＭ
ＯＳトランジスタのオン抵抗が大きくなることから、電
流からＰチャンネル型ＭＯＳトランジスタを介して外部
に流れる電流が抑圧される． （へ〉実施例 本発明の実施例を図面に従って説明する．第１図は本発
明出力バッファ回路の回路図である．この図に於いて一
対のＭＯＳＦＥＴ（ＴＦ）（Ｔ、〉及びインバータ（２
）（３）は第４図と同一であり、同一部分には同一符号
が付してある．接地側のＮチャンネル型ＭＯ Ｓ Ｆ
ＥＴ（ＴＮ）のゲートに接続？れた１段目インバータ（
２ａ〉と２段目インバータ（２ｂ）との間のＡ点には、
３つのＮチャンネル型ＭＯ Ｓ Ｆ Ｅ Ｔ（ＴＮＩ）
（Ｔ■）（Ｔ■）が直列に接続され、その端部は接地さ
れる． ＭＯ Ｓ Ｆ ＥＴ（Ｔ，１１＞のゲートはそ
のドレインに接続され、ＭＯＳＦＥＴ（Ｔ■）のゲート
は保護抵抗（４〉を介して出力端子（１〉に接続される
．さらにＭＯＳＦＥＴ｛Ｔ■｝のゲートには電源電圧Ｖ
。が印加される．３段目のインバータ（２ｃ）の出力側
のＢ点、即ちＭＯＳＦＥＴ（ＴＮ）のゲートにはＰチャ
ンネル型ＭＯＳＦＥＴ（Ｔ■）とＮチャンネル型ＭＯ
Ｓ Ｆ ＥＴ（Ｔ．４）とが直列に接続され、その端部
が接地される．ＭＯＳＦＥＴ（Ｔ■）のゲートは、ＭＯ
ＳＦＥＴ（Ｔ．．）及び（ＴＮ．）の接続点Ｃに接続さ
れ、ＭＯ Ｓ Ｆ ＥＴ（Ｔ■）のゲートは接地される
。これらＭＯＳＦＥＴ（Ｔ■〉〜（ＴＮ４）（Ｔｐｔ）
に依り、ＭＯＳＦＥＴ（Ｔ．）のゲート電位を制御する
電位制御回路（ＩＯＮ）が構成される．即ち、Ａ点の電
位の変動に従ってＭＯＳＦＥＴ（Ｔ■〉のゲート電位が
変化せしめられてＢ点の電位が制御される． ？に回路の動作について説明する． インバータ（２）（３）に入力されるデータＤ ａｔａ
が「１」から「０」に反転するとき、ＭＯＳＦＥＴ〈Ｔ
，〉はオンから才フへ、Ｍ Ｏ Ｓ Ｆ Ｅ Ｔ （Ｔ
Ｎ）は才フからオンに夫々反転する．ＭＯＳＦＥＴ（
ＴＮ）が才ンすると外部負荷から接地側へ電流■８が流
れる．このとき、Ｃ点の電位ＶｃがＭＯＳＦＥＴ（ＴＮ
４）’）閾値ｖＩｌ．ヨり低ければＭＯＳＦＥＴ（７８
４〉は才フ状態となるため、ＭＯＳＦＥＴ（Ｔ．）社電
位制御回路（１０〉のない場合と同様に動作する．ｖｃ
がＶ■より高くなるとＭＯ Ｓ Ｆ ＥＴ（ＴＮ４）が
才ンシ、Ｂ点の電位Ｖ，は、ＭＯＳＦＥＴ（Ｔ，＋）（
’ｒ■）及び３段目のインバータ（２ｃ〉を構成するＰ
チャンネル型ＭＯＳＦＥＴのバランスに応じて変化する
．従ってＭＯＳＦＥＴ（ＴＮ）のゲート電位が引き下げ
られ、ＭＯ Ｓ Ｆ ＥＴ（Ｔ’，ｌ）の才ン抵抗が高
くなるために１８が抑圧される．ＭＯＳＦＥＴ（Ｔ■〉
は、Ｍ Ｏ Ｓ Ｆ Ｅ Ｔ（Ｔｍａ）がオンしたとき
のＶ．を補償するためのもので、ＭＯＳＦＥＴ〈Ｔ■〉
よりβが小さく設定され、才冫状態に維持？れる．ここ
でβはＷ／Ｌ（Ｗ：ＭＯＳＦＥＴのチヶンネル幅，Ｌ：
ＭＯＳＦＥＴのチャンネル長）に比例するＭＯＳＦＥＴ
固有の定数で、この値が大きいほど才ン抵抗は小さくな
る．■，は、Ｍ Ｏ Ｓ Ｆ Ｅ Ｔ（ＴＮＩ）（ＴＮ
１＞（ＴＮ−）及び１段目のインバータ（２ａ）を構成
するＰｆケンネル型ＭＯｓＦＥＴのバランスで決まるも
ので、電源電圧ＶＤＤの変動に追従する．そこで各ＭＯ
Ｓ Ｆ Ｅ’ｒ（’ｒｓ＋＞（’ｒａｎ）（’ｒｍｓ
）のβの比を所定の値に設定することで％ＶＤＤが一定
値ｖＩ以上になったときにＭ Ｏ Ｓ Ｆ Ｅ Ｔ （
Ｔ Ｎ４）が才ンするように構成できる．従って、ＭＯ
ＳＦＥＴ（Ｔ．）に流れる電流ＩＮは、ＶＤＤがｖＩ以
下では第２図に示すようにｖａｎの上昇に従って増大し
、■１以上になると■おの増大は抑圧されて鈍くなる． このような電位制御回路（ＩＯＮ）は、ＭＯＳＦＥＴ（
Ｔ■）の作用に依り出力端子〈１〉の電位がＭＯＳ Ｆ
Ｅ Ｔ（Ｔｏ）の閾値電圧Ｖｔｆｉ以上のときのみに
動作する．即ち、ＭＯＳＦＥＴ（Ｔ．）のゲート電位を
引き下げる必要があるのは、出力側の電位が？く、ＭＯ
ＳＦＥＴ（Ｔお〉がオンしているときであり、出力側の
電位が低下したときにはＩＮが小さくなるためにＭＯＳ
ＦＥＴ（ＴＮ）のゲート電位を引き下げると動作速度の
低下を招くことから、出力側の電位が低下したときには
電位制御回路（１０Ｎ）の動作が停止される． 第３図は本発明の他の実施例の回路図である．この図に
於いて一対のＭＯ Ｓ Ｆ ＥＴ（ＴＰ）（ＴＩ）及び
インバータ（２）（３）は第４図と同一である．電源側
のＰチャンネル型ＭＯＳＦＥＴ（ＴＰ）のゲートに接続
された１段目のインバータ（３ａ〉と２段目のインバー
タ（３ｂ）との間のＡ点には、３つのＰチャンネル型Ｍ
ＯＳＦＥＴ（Ｔ■）（Ｔ■）（ＴＰ４）が直列に接続さ
れ、その端部には電源が接続される．ＭＯＳＦＥＴ（Ｔ
■）のゲートはそのドレインに接続され、ＭＯＳＦＥＴ
（Ｔ■）のゲートは保護抵抗（５）を介して出力端子＜
１〉に接続され、さらに、ＭＯＳＦＥＴ（Ｔ■）のゲー
トは接地される．３段目のインバータ（３Ｃ〉の出力側
のＢ点、即ちＭＯＳＦＥＴ（Ｔｐ）のゲートにはＮｆヤ
ンネル型ＭＯＳＦ？Ｔ（Ｔ■》とＰチャンネル型Ｍ Ｏ
Ｓ Ｆ Ｅ Ｔ （Ｔ ｐｇ）とが直列に接続され、
その端部が電源に接続される， Ｍ Ｏ Ｓ Ｆ Ｅ
Ｔ （Ｔ Ｘｉ）のゲートは電源に接続され、ＭＯＳＦ
ＥＴ（Ｔ■〉のゲートはＭＯＳＦＥＴ（Ｔ■）及び（Ｔ
０〉の間の点Ｃに接続される．これらＭ Ｏ Ｓ Ｆ
Ｅ Ｔ （Ｔ ｓ＊）〜（Ｔ ｓｉ）及び（Ｔｐｓ）に
依りＭＯ Ｓ Ｆ ＥＴ（ＴＰ）のゲート電位を制御す
る電位制御回路（ＩＯＰ）が構成され、Ａ点の電位の変
動に従ってＭ Ｏ Ｓ Ｆ Ｅ Ｔ （Ｔ ＰＩ）のゲ
ート電位が変化されてＢ点の電位が制御される． 次に動作について説明する。
入力データＤ ａｔａが「０」から「ＩＪに反転すると
き、Ｍ Ｏ Ｓ Ｆ Ｅ Ｔ （Ｔ Ｐ）はオフからオ
ンへ、ＭＯ Ｓ Ｆ ＥＴ（ＴＮ）はオンから才プに夫
々反転する． Ｍ Ｏ Ｓ Ｆ Ｅ Ｔ（Ｔｐ）がオン
すると電源から外部負荷に電流Ｉ，が流れる．このとき
、Ｃ点の電位Ｖｃト電源電圧Ｖｎａト（７）差がＭＯＳ
ＦＥＴ（ＴＰ，）ノ閾値ｖＰ．ヨり小さい場合（Ｖ Ｄ
Ｄ Ｖ ｃ＜ Ｖ Ｐ ｉ）にはＭ Ｏ Ｓ Ｆ Ｅ
Ｔ （Ｔ ｐｇ）が才フ状態となり、ＭＯＳＦＥＴ（
ＴＰ）は電位制御回路（ＩＯＰ）のない場合と？様に動
作する． ＶｃとｖＤＤとの差がＶ■より大きい場合（ＶＤＤ＝Ｖ
ｃ２Ｖｐｉ）、Ｍ Ｏ Ｓ Ｆ Ｅ Ｔ （ Ｔ ｐ
ａ ）がオンし、Ｂ点の電位Ｖ．ほＭ Ｏ Ｓ Ｆ Ｅ
Ｔ（ＴＰｉ）（ＴＨｇ）及び３段目のインバータを構
成するＮチャンネル型ＭＯＳＦＥＴのバランスに応じて
変化する．従って、ＭＯＳＦＥＴ（ＴＰ）のゲートｚ位
が引き上げられてＭ Ｏ Ｓ Ｆ Ｅ Ｔ （Ｔ ｐ）
のオン抵抗が高くなり、ＩＰが抑圧される，ＭＯＳＦＥ
Ｔ（Ｔ■）は、ＭＯＳＦＥＴ（Ｔ■〉が才ンしたときに
Ｖ，を補償するもので、Ｍ Ｏ Ｓ Ｆ Ｅ Ｔ（Ｔｒ
ｉ）よりβが小さく設定されている． Ｖｃは、Ｍ Ｏ Ｓ Ｆ Ｅ Ｔ（Ｔｐ＊）（Ｔｐｓ）
（Ｔｐ４）及び１段目のインバータ（３ａ〉を構成する
Ｎチャンネル型ＭＯＳＦＥＴのバランスで決まるもので
、接地レベルが変動すると、それに追従して変動する．
即ち、各ＭＯＳＦＥＴ（Ｔ■）（Ｔ■）（ＴＰ４）のβ
の比の設定に依り、Ａ点の電位ｖＡが所定のレベルにな
ったときにｖｃとＶＤＤとの差がＶ■となるように構成
し、電位制御回路（ＩＯＰ）の動作点を決定する．従っ
て、第１図の場合と同様に電位制御回路（ＩＯＰ）の動
作点を境にして動作点まではＩ，が抑圧されず、動作点
を超えると！，が抑圧される．また、電位制御回路（Ｉ
ＯＰ）の動作は、出力側の電位が所定の電位まで降下す
るとＭＯＳＦＥＴ（Ｔ．）が才フせしめられるため、出
力側が低電位のときのみに限られる．従って、出力側の
電位がｖ０に近づくとＩ，の抑圧動作は解消される．尚
、本実施例に於いては、Ｐ’Ｆ−〜ンネル型ＭＯＳ Ｆ
Ｅ Ｔ（ＴＰ）側或いはＮチャンネル型ＭＯＳＦＥＴ
（ＴＮ）側の一方に電位制御回路＜ＩＯＰ）（ＩＯＮ）
を設ける場合を例示したが、両ＭＯＳＦＥＴ（Ｔ，）（
Ｔ８〉側に電位制御回路（ＩＯＰ）（ＩＯＮ）を設ける
ことで、ＩＮ及びＩＰの抑圧が可能である。
き、Ｍ Ｏ Ｓ Ｆ Ｅ Ｔ （Ｔ Ｐ）はオフからオ
ンへ、ＭＯ Ｓ Ｆ ＥＴ（ＴＮ）はオンから才プに夫
々反転する． Ｍ Ｏ Ｓ Ｆ Ｅ Ｔ（Ｔｐ）がオン
すると電源から外部負荷に電流Ｉ，が流れる．このとき
、Ｃ点の電位Ｖｃト電源電圧Ｖｎａト（７）差がＭＯＳ
ＦＥＴ（ＴＰ，）ノ閾値ｖＰ．ヨり小さい場合（Ｖ Ｄ
Ｄ Ｖ ｃ＜ Ｖ Ｐ ｉ）にはＭ Ｏ Ｓ Ｆ Ｅ
Ｔ （Ｔ ｐｇ）が才フ状態となり、ＭＯＳＦＥＴ（
ＴＰ）は電位制御回路（ＩＯＰ）のない場合と？様に動
作する． ＶｃとｖＤＤとの差がＶ■より大きい場合（ＶＤＤ＝Ｖ
ｃ２Ｖｐｉ）、Ｍ Ｏ Ｓ Ｆ Ｅ Ｔ （ Ｔ ｐ
ａ ）がオンし、Ｂ点の電位Ｖ．ほＭ Ｏ Ｓ Ｆ Ｅ
Ｔ（ＴＰｉ）（ＴＨｇ）及び３段目のインバータを構
成するＮチャンネル型ＭＯＳＦＥＴのバランスに応じて
変化する．従って、ＭＯＳＦＥＴ（ＴＰ）のゲートｚ位
が引き上げられてＭ Ｏ Ｓ Ｆ Ｅ Ｔ （Ｔ ｐ）
のオン抵抗が高くなり、ＩＰが抑圧される，ＭＯＳＦＥ
Ｔ（Ｔ■）は、ＭＯＳＦＥＴ（Ｔ■〉が才ンしたときに
Ｖ，を補償するもので、Ｍ Ｏ Ｓ Ｆ Ｅ Ｔ（Ｔｒ
ｉ）よりβが小さく設定されている． Ｖｃは、Ｍ Ｏ Ｓ Ｆ Ｅ Ｔ（Ｔｐ＊）（Ｔｐｓ）
（Ｔｐ４）及び１段目のインバータ（３ａ〉を構成する
Ｎチャンネル型ＭＯＳＦＥＴのバランスで決まるもので
、接地レベルが変動すると、それに追従して変動する．
即ち、各ＭＯＳＦＥＴ（Ｔ■）（Ｔ■）（ＴＰ４）のβ
の比の設定に依り、Ａ点の電位ｖＡが所定のレベルにな
ったときにｖｃとＶＤＤとの差がＶ■となるように構成
し、電位制御回路（ＩＯＰ）の動作点を決定する．従っ
て、第１図の場合と同様に電位制御回路（ＩＯＰ）の動
作点を境にして動作点まではＩ，が抑圧されず、動作点
を超えると！，が抑圧される．また、電位制御回路（Ｉ
ＯＰ）の動作は、出力側の電位が所定の電位まで降下す
るとＭＯＳＦＥＴ（Ｔ．）が才フせしめられるため、出
力側が低電位のときのみに限られる．従って、出力側の
電位がｖ０に近づくとＩ，の抑圧動作は解消される．尚
、本実施例に於いては、Ｐ’Ｆ−〜ンネル型ＭＯＳ Ｆ
Ｅ Ｔ（ＴＰ）側或いはＮチャンネル型ＭＯＳＦＥＴ
（ＴＮ）側の一方に電位制御回路＜ＩＯＰ）（ＩＯＮ）
を設ける場合を例示したが、両ＭＯＳＦＥＴ（Ｔ，）（
Ｔ８〉側に電位制御回路（ＩＯＰ）（ＩＯＮ）を設ける
ことで、ＩＮ及びＩＰの抑圧が可能である。
（ト〉発明の効果
本発明に依れば、ｔＲｔ圧が極端に高くなった場合等の
特定の期間にのみ出力側のＭＯＳトランジスタのゲート
電位が制御されてオン抵抗が高くなるように構成したこ
とで、出力側に流れるｔ流が抑圧されるため、接地レベ
ルの上昇や電源電圧？降下が防止されて内部回路の誤動
作の防止が図れると共に、電源電圧の変動に対しても正
常な動作が保証され、信頼性の向上が望める。
特定の期間にのみ出力側のＭＯＳトランジスタのゲート
電位が制御されてオン抵抗が高くなるように構成したこ
とで、出力側に流れるｔ流が抑圧されるため、接地レベ
ルの上昇や電源電圧？降下が防止されて内部回路の誤動
作の防止が図れると共に、電源電圧の変動に対しても正
常な動作が保証され、信頼性の向上が望める。
第１図乃至第３図は本発明出力バッファ回路に係り、第
１図は一実施例の回路図、第２図は第１図の特性を示す
図、第３図は他の実施例の回路図である。第４図は従来
の出力バッファ回路の回路図、第５図は出力バッファ回
路の出力側に流れる電流の変化を示す図、第６図は第１
図の特性を示す図である． （１）・・・出力端子、 （２）（３）・・・インバー
タ、 （Ｔ．）．（’ｒｓ．） 〜（’ｒ．ａ）−ｒｑ
チャンネル型ＭＯＳＦＥＴ、 （ＴＰ），（Ｔ■）〜
（’ｒｐｉ）・・・Ｐチャンネル型ＭＯＳＦＥＴ、 （
ＩＯＮ）（ＩＯＰ）・・・電圧制御回路．第１図 第２ 図
１図は一実施例の回路図、第２図は第１図の特性を示す
図、第３図は他の実施例の回路図である。第４図は従来
の出力バッファ回路の回路図、第５図は出力バッファ回
路の出力側に流れる電流の変化を示す図、第６図は第１
図の特性を示す図である． （１）・・・出力端子、 （２）（３）・・・インバー
タ、 （Ｔ．）．（’ｒｓ．） 〜（’ｒ．ａ）−ｒｑ
チャンネル型ＭＯＳＦＥＴ、 （ＴＰ），（Ｔ■）〜
（’ｒｐｉ）・・・Ｐチャンネル型ＭＯＳＦＥＴ、 （
ＩＯＮ）（ＩＯＰ）・・・電圧制御回路．第１図 第２ 図
Claims (2)
- （１）電源と接地との間に一対のＭＯＳトランジスタが
直列に接続され、両ＭＯＳトランジスタの接続点が出力
端子に接続されると共に、直列接続された複数段のイン
バータが上記ＭＯＳトランジスタのゲートに夫々接続さ
れてなる出力バッファ回路に於いて、 上記接地側インバータ列の最終段から偶数段目のインバ
ータの入力側と接地との間に第１及び第２のＭＯＳトラ
ンジスタが直列に接続され、第１のＭＯＳトランジスタ
のゲートが上記出力端子に接続されると共に第２のＭＯ
Ｓトランジスタのゲートが電源に接続される第１の電位
制御手段と、上記接地側インバータ列の最終段のインバ
ータの出力側と接地との間に第３及び第４のＭＯＳトラ
ンジスタが直列に接続され、第３のＭＯＳトランジスタ
のゲートが接地されると共に第４のゲートが上記第１及
び第２のＭＯＳトランジスタの間に接続される第２の電
位制御手段と、 を備えたこを特徴とする出力バッファ回路。 - （２）電源と接地との間に一対のＭＯＳトランジスタが
直列に接続され、両ＭＯＳトランジスタの接続点が出力
端子に接続されると共に、直列接続された複数段のイン
バータが上記ＭＯＳトランジスタのゲートに夫々接続さ
れてなる出力バッファ回路に於いて、 上記電源側インバータ列の最終段から偶数段目のインバ
ータの入力側と電源との間に第１及び第２のＭＯＳトラ
ンジスタが直列に接続され、第１のＭＯＳトランジスタ
のゲートが上記出力端子に接続されると共に第の２ＭＯ
Ｓトランジスタのゲートが接地される第１の電位制御手
段と、 上記電源側インバータ列の最終段のインバータの出力側
と電源との間に第３及び第４のＭＯＳトランジスタが直
列に接続され、第３のＭＯＳトランジスタのゲートが電
源に接続されると共に第４のトランジスタのゲートが上
記第１及び第２のＭＯＳトランジスタの間に接続される
第２の電位制御手段と、 を備えたことを特徴とする出力バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1153272A JPH0783249B2 (ja) | 1989-06-15 | 1989-06-15 | 出力バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1153272A JPH0783249B2 (ja) | 1989-06-15 | 1989-06-15 | 出力バッファ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0319423A true JPH0319423A (ja) | 1991-01-28 |
| JPH0783249B2 JPH0783249B2 (ja) | 1995-09-06 |
Family
ID=15558837
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1153272A Expired - Fee Related JPH0783249B2 (ja) | 1989-06-15 | 1989-06-15 | 出力バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0783249B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1126611A1 (en) * | 2000-02-15 | 2001-08-22 | STMicroelectronics Limited | Circuit for providing a control signal |
-
1989
- 1989-06-15 JP JP1153272A patent/JPH0783249B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1126611A1 (en) * | 2000-02-15 | 2001-08-22 | STMicroelectronics Limited | Circuit for providing a control signal |
| US6509760B2 (en) | 2000-02-15 | 2003-01-21 | Stmicroelectronics Limited | Circuit for providing a control signal |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0783249B2 (ja) | 1995-09-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |