JPH03189966A - 光ディスク装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、符号データその他の情報信号の記録・再生を
行う光ディスク装置に係り、特に基準クロック生成系に
注入同期ループを併用した光ディスク装置に関する。

（従来の技術） 光ディスク装置は大容量の外部メモリ装置として実用化
されており、近年では装置の小型化、低価格化と共にデ
ータの転送速度および検索速度の高速化が活発に進めら
れている。この高速化を実現するため、より精度の高い
記録／再生用の基準クロックが要求されている。

光ディスク装置のサーボ方式には、サンプルサーボ方式
と連続サーボ方式が知られている。

第１７図にサンプルサーボ方式の光ディスクにおける記
録様式を示す。予めスパイラル状に制御信号生成用ピッ
ト列とクロックピットの組（これをサーボバイトと言う
）が−周につき１３７６組、等間隔に形成されている。

この先ディスク上に、光ヘッドによりレーザビームを照
射して制御信号生成用ピット信号とクロックピット信号
を再生する。この再生信号ＳＲからクロックピット信号
を抽出して、これに同期した整数倍の周波数の基準クロ
ックを得る方法が知られている。このようなサンプルサ
ーボ方式の光ディスク装置における基準クロック生成系
の構成法は、例えば“ＣＬＯＣＫ　ＪＩＴＴＥＲｉｎ　
ＳＡＭＰＬＥＳＥＲＶＯＦＯＲＭＡＴ”　１５０Ｍ’８
７テクニカルダイジエスト１３７〜１４０頁に記載され
ている。

第１８図はこの公知の基準クロック生成回路のブロック
図であり、光ヘッドからの再生信号ＳＲはピーク検出回
路１０１に供給され、正確なタイミングを得るために各
ピット信号のピク振幅位置で正極性のパルスを発生する
ように２値化される。この２値化パルスは、クロックピ
ット検出回路１０２とゲート回路１０３に供給される。

クロックピット検出回路１０２は、入力された２値化パ
ルス列から正常なりロックピットパルスを抽出するため
の抽出用パルスＰｃと、クロックピットの欠如等により
位相比較回路１０４で発生する検出誤差ノイズを除去す
るための欠陥補正パルスＰＤＣとを生成し、抽出用パル
スＰ６をゲート回路１０３へ、欠陥補正パルスｐｏｃを
スイッチ１−０５へそれぞれ供給する。ゲート回路１０
３は正常なりロックピットパルスの立ち上がりタイミン
グを抽出して、これを位相比較回路１０４の一方の入力
端に供給する。位相比較回路］０４は他方の入力端にデ
コーダ１０９で生成される帰還クロックＰＰ［１を受け
、２つの入力を位相比較してその位相差を検出する。こ
の位相比較回路１０４の出力は、スイッチ］０５を介し
てローパスフィルタ６に入力され、ローパスフィルタ１
０６の出力は電圧制御発振器（ＶＣＯ）１０７に制御電
圧として導かれる。ＶＣＯ１０７から出力される基準ク
ロックＰＣＫは分周カウンタ］０８に供給され、１／Ｎ
　（Ｎ−２７０）に分周される。デコーダ１０９は分周
カウンタ１０８の状態遷移に基づいて、基準クロックＰ
Ｃにの１／Ｎの周波数の帰還クロックｐｐａを生成する
。

このような位相同期ループ（Ｐ　Ｌ　Ｌ）によって、Ｖ
ＣＯ１０７から出力される基準タロツクＰＣＫはクロッ
クピットパルスと位相同期し、その周波数はクロックピ
ットパルスの繰り返し周波数、即ちサンプリング周波数
のＮ倍となって、記録再生用および制御信号検出用の基
準クロックとして用いられる。

以上のように構成された基準クロック生成回路における
ＰＬＬの固有周波数（ジッタの抑圧される周波数域およ
び特性が決定される）は通常、サンプリング周波数の約
１／２０に設定される。

これはクロックピットパルス列の持つジッタの主成分が
、ディスク回転用モータの回転ムラとディスクの偏心に
より発生する主回転周波数成分であり、再生データのエ
ラー率を十分に小さくするためには、主回転周波数成分
の定常位相偏差（残留ジッタ）をＩ　ｎ５ｅｃ以下にす
る必要があることから、この抑圧量を達成する固有周波
数条件を基にサンプリング周波数が決定されるからであ
る。言い換えれば、サンプリン２゛周波数を高くするほ
どＰＬＬの安定性或いはジ・ンタ抑圧性能が向上する。

反面、サンプリング周波数を高くすると、サーボバイト
の増加により記憶容量が低下する。例えば有効トラ・ツ
ク数を１万トラツク、サーボバイト数を２バイトとし、
サンプリング周波数を２倍（Ｘｌ、３７Ｂ）とすれば、
２７メガバイトもの記憶容量低下となる。このためサン
プリング周波数は、必要最小限に制限する必要がある。

また、ディスクの回転数が１．８００ｒｐｎ＋程度で通
常の記録再生をする上では、上述の設定条件で主回転周
波数以上のジッタ成分は十分に抑圧され、精度が確保さ
れるからである。

前述したように、データの転送速度および検索速度の高
速化を実現するには、ディスクの回転数を高くし、記録
再生用の光ヘッドを高速に移動する必要がある。光ディ
スク装置の機構部における高周波成分の振動は、ディス
クの回転数を高くするとディスクの偏心量にもよるがか
なり増加する。さらに光ヘッドを高速に移動すると、機
構部の機械共振或いは移動用ガイドレールの加工精度等
に起因して、特に１ｋＨ２から数ｋＨ２付近の振動成分
が大幅に増加する。これは記録再生のために必要なトラ
ッキングサーボおよびフォーカスサーボの特性上問題で
あるばかりでなく、ジッタ抑圧特性の確保および再生デ
ータのエラー率の低減の上でも大きな問題となる。

例えば回転数３，６００ｒｐｍｓ記録再生半径位置３０
ＩＩＩ１１として、数ｋｔｌｚの振動成分が回転方向に
０．１μ■発生したとすると、約９　ｎ５ｅｅのジッタ
が生じる。この場合、ＰＬＬの固有周波数は上述の条件
では４ｋｔ（ｚ程度であって、ジッタの抑圧効果はなく
、再生データのエラー率を一定以下にすることが難しく
なる。特に高速で検索する場合にもディスクから制御信
号および誤り訂正のできないアドレスデータを読み取っ
ているめで、検索中に読み取りエラーが発生すると、検
索に遅滞が生じるばかりでなく、最悪の場合には光ヘッ
ドが暴走したり、記録されているデータを壊すなどの深
刻な問題が起こる。このような問題は機構部の剛性およ
び精度の向上により解決され得るが、大幅な価格上昇を
招いてしまう。

一方、第１９図に連続サーボ方式の光ディスクにおける
データ記録形式を表わす信号配置図を示す。第１９図（
ａ）に示すように記録トラックにはプリフォーマット領
域ＰＦ、データ領域ＤＦ、およびプリフォーマット領域
とデータ領域とを隔てるギャップ領域ＧＰからなるセク
タＳＣが連続的に設定される。プリフォーマット領域Ｐ
Ｆは予めデータ領域ＤＦとギャップ領域ＧＰを合わせた
ビット数隔てて精度良く形成されているので、これを読
み取ることにより高Ｓ／Ｎの信号が得られる。

このプリフォーマット領域ＰＦは、第１９図０ （ｂ）に示すようにプリフォーマット領域ＰＦを検出す
るための自己相関の鋭いピット列からなるセクタマーク
ＳＭ、記録／再生用の基準クロックを記録データの発生
タイミングに同期させるためのＰＬＬロック用プリアン
ブルｖＦＯ１〜ＶＦＯ３を形成したプリアンブル領域、
およびセクタを識別するためのセクタアドレスＩＤから
なり、これらがピット列として形成される。ＰＬＬロッ
ク用プリアンブルＶＦＯＩ〜ＶＦＯ３としては、記録／
再生用の基準クロックを生成するＰＬＬ回路が適確にロ
ックできるようなパターン、例えばこれを光ビームで読
み取って得られた再生信号の状態が最小反転周期で変化
するようなパターンのピット列が用いられる。

また、データ領域ＤＦはフレーム構成をとる複数個のデ
ータＤＡＴＡと、これらのデータの先頭に付加されたプ
リアンブルＶＦＯ４からなるプリアンブル領域とからな
り、やはりピット列として形成される。

１ 第２０図は第１９図のような記録形式を持つ連続サーボ
方式の光ディスクに適用される従来の基準クロック再生
回路のブロック図である。

光ヘッドからの再生信号ＳＲは２値化回路２０１に入力
され、タイミング処理が容易なように２値化される。得
られた２値化パルス（再生パルス）ＰＩＮは、セクタの
開始タイミングを検出するセクタマーク検出回路２０８
と位相比較回路２０２の一方の入力端に供給される。位
相比較回路２０２は他方の入力端に帰還パルス生成回路
２０５からの帰還パルスＰＰＢを受け、両人力を位相比
較してその位相差を検出する。

また、２値化パルスＰＩＮは不連続のパルス列のため、
位相比較回路２０２は位相比較タイミングでパルスＰＩ
Ｎがない場合、帰還パルス生成回路２０５で生成される
補間パルスＰＣで位相比較動作による誤動作を防止して
、安定した検出出力をローパスフィルタ２０３に供給す
る。

ローパスフィルタ２０３は、セクタマーク検出回路２０
８で生成されたプリアンブルゲート化　２ 号Ｐ６で増幅率および時定数が可変制御される。

ローパスフィルタ２０３の出力は、電圧制御発振器（Ｖ
ＣＯ）２０４に制御電圧として与えられる。ＶＣＯ２０
４から出力される基準クロックＰ。Ｋは帰還パルス生成
回路２０５に供給され、ここで帰還パルスＰＦＢと補間
パルスＰＣが生成される。

こうして位相同期ループ（ＰＬＬ）によってＶＣＯ２０
４から出力される基準クロックＰＣには２値化パルスＰ
ＩＮと位相同期し、データ記録／再生用の基準クロック
として用いられる。すなわち、データ記録時にはセクタ
ＳＣの開始タイミングを検出した後、それに続くプリア
ンブル領域でＰＬＬの制御帯域を極めて広くしてＰＬＬ
を素早くロックインさせ、セクタアドレスＩＤを読出す
。読出したセクタアドレスＩＤが所望のセクタを表わす
場合は、ギャップＧＰの後にデータ領域ＤＦのプリアン
ブルＶＦＯ４を書き込んでから順次データを記録する。

ブタ再生時には、上述と同様にしてセクタアドレ３ スＩＤを読出し、それが所望のセクタＳＣを表わす場合
はデータ領域ＤＦのプリアンブルＶＦＯ４でＰＬＬの同
期を取り直してデータを読出す。この場合、データ領域
ＤＦからの再生信号のＳ／Ｎはそれ程良好でないことと
、欠陥等により不安定にならないようにすることのため
に、プリアンブルＶＦＯ４の領域ではＰＬＬの制御帯域
を狭く設定する必要がある。

このように連続サーボ方式の光ディスクに適用される基
準クロック生成回路においては、第１８図に示したサン
プルサーボ方式の光ディスクに適用される基準ロック生
成回路と同様な問題がある他、プリアンブル領域でＰＬ
Ｌの制御帯域を切り替えなければならず、回路が複雑化
するという問題がある。

（発明が解決しようとする課＠） 上述したように、従来の技術ではサンプルサーボ方式お
よび連続サーボ方式のいずれの光ディスク装置において
も、単なる位相同期ループにより基準クロックを生成す
るため、クロック４ ピットパルスの周波数を高くすることなく情報信号のデ
ータ転送速度および検索速度の高速化を実現しようとす
ると、機構部の高周波成分の振動増大により、基準クロ
ックに高周波のジッタが発生してエラー率が増大し、ま
た機構部の剛性や精度を上げる方法は装置の価格上昇を
招くという問題があり、さらにサンプルサーボ方式の場
合はプリアンブル領域でＰＬＬの制御帯域を切り替えな
ければならず、回路が複雑化するという問題があった。

本発明は、記憶容量の低下や装置の価格上昇を招くこと
なく、高周波ジッタが十分に抑圧された基準クロックを
生成することができる光ディスク装置を提供することを
目的とする。

［発明の構成］ （課題を解決するための手段） 本発明は、光ディスク上に形成された所定のビット列を
光ビームにより読取って得られた再生パルス列から基準
クロックを生成する位相同期ループに、位相同期ループ
における帰還５ クロックに位相同期した再生パルス列を基に生成された
注入パルスを位相同期ループでの位相比較後に位相同期
ループの電圧制御発振手段に注入して、その発振位相す
なわち基準クロックの位相を制御する注入同期ループを
併用したことを特徴とする。

この注入同期ループを構成するため、より具体的には基
準クロックと帰還クロックのタイミングを参照して得ら
れたウィンドウパルスにより再生パルス列にタイムドメ
インフィルタ処理を施すタイムドメインフィルタ手段と
、タイムドメインフィルタ処理された再生パルス列に基
づいて、位相同期ループにおける位相比較後のタイミン
グで電圧制御発振手段に注入するための注入パルスを生
成する注入パルス生成手段とが備えられる。

ここで、基準クロック生成に用いる再生パルス列は、サ
ンプルサーボ方式の光ディスクの場合、クロックピット
パルスであり、また連続サーボ方式の光ディスクの場合
は、光ディスク上　６ に形成されたプリアンブル領域およびその後に続くデー
タ領域のピット列を光ビームにより読取って得られたパ
ルス列である。後者の場合、タイムドメインフィルタ手
段で用いるウィンドウパルスは、再生パルス列のうちプ
リアンブル領域からのパルス列か入力される期間のパル
ス幅がデータ領域からのパルス列が入力される期間のパ
ルス幅より広いことが望ましい。

（作用） 注入同期ループはフィードフォワード制御系であり、フ
ィードバック制御系である位相同期ループに比較して応
答が極めて速い。本発明においては、位相同期ループに
加えて注入同期ルプが併用される結果、応答の遅い位相
同期ループのみでは困難であった高周波ジッタの抑圧が
可能となる。

しかも、この注入同期ループでは帰還クロックに位相同
期した再生パルス列のみに基づいて生成された注入パル
スを注入するため、ピットの欠陥で発生されるノイズが
疑似再生パルスと７ して入力されることによる注入同期ループの誤動作がな
くなる。従って、耐ノイズ特性を劣化させることなくジ
ッタの抑圧される周波域が拡大される。

また、注入同期ループで基準クロックの位相を制御する
と、位相同期ループは比較的低い周波数領域の制御のみ
を行えばよいので、高周波領域での負担が減少して安定
性および性能が改善され、高精度の基準クロックが生成
される。

（実施例） 以下、本発明の詳細な説明する。第１図はサンプルサー
ボ方式の光ディスクに適用される本発明の第１の実施例
の基準クロック生成回路のブロック図である。第１図に
おいて、再生信号ＳＲは例えば第１６図に示した光ディ
スク上をレーザビームにより走査することでピットパタ
ーンを読み取って得られた信号であり、ピーク検出回路
１に入力される。ピーク検出回路１の出力信号はクロッ
クピット検出回路２およびゲート回路３に入力され、基
準クロック生成に８ 用いる再生パルス列としてのクロックピットパルスＰＩ
Ｎが抽出される。

抽出されたクロックピットパルスＰＩＮは、位相比較回
路４、スイッチ５、ローパスフィルタ６、注入同期型電
圧制御発振器（注入同期型ＶＣＯ）７、分周カウンタ８
およびデコーダ９で構成される位相同期ループ（Ｐ　Ｌ
　Ｌ）に導がれる。この位相同期ループは、クロックピ
ットパルスＰＩＮに同期した基準クロックＰ。Ｋを生成
する。分周カウンタ８およびデコーダ９は帰還パルス生
成回路１０を構成しており、この帰還パルス発生回路１
０は基準クロックＰ。Ｋを処理、この例で分周処理する
ことによって同期した帰還パルスＰＰＢを発生する。

一方、位相同期ループと併用される注入同期ループは、
タイムドメインフィルタ１１と注入パルス生成回路１２
および注入同期型ＶＣＯ７からなるフィードフォワード
制御系であり、タイムドメインフィルタ１１にはゲート
回路３で抽出されたクロックピットパルスＰＩＮか入力
さ１つ れる。タイムドメインフィルタ１１においては、基準ク
ロックＰ。にと帰還クロックＰＰ１１とのタイミングを
参照して、後述するウィンドウパルスが作られ、そのウ
ィンドウパルスにより、注入同期に有効な、すなわち帰
還クロックＰＰＢに位相同期したクロックピットパルス
のみを抽出するタイムドメインフィルタ処理が施される
。そして、このタイムドメインフィルタ処理されたクロ
ックピットパルスに基づいて、注入パルス生成回路１２
で注入パルスＰＩが生成され、この注入パルスＰＩが注
入同期型ＶＣＯ７に注入されることによって、基準クロ
ックＰ。Ｋの位相が制御される。注入同期型ＶＣＯ７は
通常のＶＣＯと異なり、注入パルスＰＩによっても発振
出力の位相が制御されるように構成されている。

以下、位相同期ループに注入同期ループを併用したこと
による効果を詳しく述べる。第２図は第１図における注
入同期ループに関する部分の具体的な構成を示す回路構
成図であり、タイ０ ムドメインフィルタ１１および注入パルス生成回路１２
は、タップ付き遅延回路２１．３人力のＡＮＤ回路２２
、Ｄ型フリップフロップ（Ｄ−ＦＦ）回路２３および遅
延回路２４により構成される。クロックピットパルスＰ
ＩＮはＤ−ＦＦ回路２３のクロック入力（ＣＫ）へ入力
される。ＤＩ−ＦＦ回路２３はデータ入力（Ｄ）がＨレ
ベルのときクロックピットパルスＰＩＮの立ち上がりタ
イミングで反転出力（Ｑ）をＬレベルとし、これを遅延
回路２４を介してクリヤ入力（ＣＬ）に入力することに
より、反転出力（０）をＨレベルに復帰させる。これに
よりＤ−ＦＦ回路２３は遅延回路２４の遅延量τ７に等
しいパルス幅の負極性パルスＰＩを発生する。このパル
スＰＩは注入パルスとして、注入同期型ＶＣＯ７におけ
る２人力のＮＡＮＤ回路２５の一方の入力端に供給され
る。遅延回路２４の遅延量τいは基準クロックＰ。８の
周期の１７２に選定される。ＮＡＮＤ回路２５の出力は
抵抗ＲｏとコンデンサＣｏ、インダクタＬおよ１ び可変容量ダイオードＤｖとから成る負荷共振回路を介
してＮＡＮＤ回路２５の他方の入力端に入力される。こ
の場合、ＮＡＮＤ回路２５、抵抗ＲＯ，コンデンサＣｏ
１インダクタしおよび可変容量ダイオードＤｖからなる
回路は、注入パルスＰＩがＨレベルの時に発振する。こ
れは従来から知られているゲーティッドオツシレータの
構成を成すものであり、注入パルスＰＩの注入タイミン
グを可変することにより発振位相を制御することかでき
る。この事は本発明の骨子に関わるので、後でさらに詳
述する。

また、第１図のローパスフィルタ６の出力である負の制
御電圧■。は、注入同期型ＶＣＯ７における抵抗Ｒ１と
コンデンサＣ１で構成される高周波ノイズ除去用のロー
パスフィルタを介して可変容量ダイオードＤｖのアノー
ドに供給される。これにより、ＶＣＯ７は注入同期型電
圧制御発振器として動作する。

ＮＡＮＤ回路２５の発振出力はインバータ回路２６を介
して注入同期型ＶＣＯ７の出力とし２ て取出され、前記のタップ付き遅延回路２１に入力され
る。このタップ付き遅延回路２１は、総遅延量が遅延回
路２４と同じ遅延量τＷに設定され、各タップ間の遅延
量は１ｗ　／　５とする。

ここで、１番目と４番目のタップ出力Ｐ１゜Ｐ４がＡＮ
Ｄ回路２２の二つの入力に与えられる。ＡＮＤ回路２２
はもう一つの入力に、第１図のデコーダ９から出力され
る位相同期ループの帰還クロックＰＰＢが与えられてお
り、クロックピットパルスＰＩＮの立ち上がりタイミン
グを抽出するウィンドウパルスＰＩＷを発生する。この
ウィンドウパルスＰＩＷは、Ｄ−ＦＦ回路２３のデータ
入力（Ｄ）に供給される。これにより帰還クロックＰＦ
ＢとクロックピットパルスＰＩＮの位相が合っていれば
注入パルスＰＩが発生されるが、合っていなければ注入
パルスＰＩは発生されず、不所望な注入動作を回避する
タイムドメインフィルタ処理を施す事ができる。これを
第３図に示すタイミングチャートにより説明する。但し
、各ロジック回路の遅延量は無視で３ きるものと仮定する。

基準クロックＰ。ＫとＮＡＮＤ回路２５の発振帰還人力
Ｐ。Ｐは発振条件から同相であり、また基準クロックＰ
。Ｋと帰還クロックＰＦＢの立ち上がりタイミングは等
しいとし、さらにクロックピットパルスＰＩＮの平均立
ち上がりタイミングは、位相同期ループの調整により帰
還クロックＰＦＢの立ち上かりタイミングに対して時間
τ７の遅延を位相同期ループの調整により生じさせるも
のとする。以上の各遅延条件により、ＡＮＤ回路２２か
ら出力されるウィンドウパルスＰＩＷは、クロックピッ
トパルスＰＩＮの平均立ち上がりタイミングを中心とし
た時間幅±τｗ　／　５の幅狭な正極性のパルスとなる
。

このウィンドウパルスＰＩＷの期間内にクロックピット
パルスＰＩＨの立ち上がりタイミングが存在すれば、注
入パルスＰＩが発生される。このようなタイムドメイン
フィルタ処理を施すことにより、クロックピットの欠陥
で発生する注入同期ループの誤動作が防止される。ここ
で、発　４ 振帰還人力Ｐｃｐ（基準クロックＰ。Ｋ）と注入パルス
Ｐ１の立ち下がりタイミングが一致している場合は、発
振位相に影響を与えない。

次に、第４図に示すタイミングチャートにより注入同期
ループによる位相制御の原理を説明する。先ず、第４図
（＾）はクロックピットパルスＰＩＮが帰還クロックｐ
ｐａに対して進相している場合であり、注入パルスＰＩ
の立ち下がりと共に基準クロックＰＣＫは立ち下がる。

しかし、このタイミングでは発振帰還人力ＰＣＦに変化
は生じない。これは前記負荷共振回路の遅延によるため
で、次の立ち下がりタイミングでＰＣＰはθｉだけ進相
することになる。次に、第４図（Ｂ）は帰還クロックＰ
ＦＢとクロックピットパルスＰＩＮと帰還クロックＰｒ
Ｂが同相の場合であり、この場合は上述したように基準
クロックＰＣＫの位相に影響を与えない。第４図（Ｃ）
はクロックピットパルスＰＩＮが帰還クロックＰＦＢに
対して遅相の場合であり、（Ａ）とは逆に基準クロック
ＰＣＫは注入パルスＰＩの立ち上りで直ちに影響５ を受け、θｉだけ遅相することになる。

このように、注入同期ループにより基準クロックＰ。Ｋ
を位相制御するための注入パルスＰＩの条件は、その平
均立ち下がりタイミングか発振帰還人力ＰＣＰの立ち下
がりタイミングと一致し、そのパルス幅が発振帰還人力
ＰＣＦの周期のＬレベル期間のパルス幅と等しいか、ま
たはこれより僅かに狭いことである。

次に、以上の注入同期原理で安定に基準クロックＰＣＫ
の位相制御ができる根拠について、解析的に述べる。

先ず、第２図で用いた注入同期型ＶＣＯ７の等価回路を
表わす第５図により、各パラメータの定義をする。ＮＡ
ＮＤ回路５０の各端子入力の入力インピーダンスを無限
大、出力インピーダンスを零、ゲインをに１人出力間の
遅延量をτｄとする。負荷共振回路の定数は抵抗５１の
値をＮＡＮＤ回路の出力抵抗を含む値としてＲｏ、コン
デンサ５２の値をＣｏ、インダクタ５３の値をＬ１コン
デンサ５４の値をＮＡＮＤ６ 回路５０の入力容量と可変容量ダイオードの容量が加算
された値としてＣとする。また、入力される注入パルス
ＰＩをＶｊ（ｔ）、発振帰還人力ＰＣＰをＶｏ（ｔ）と
する。ここで、さらに各定数の関係を明らかにするため
、時定数τｃ２−ＬＣを基準とし、遅延量τｄ−ατｃ
１時定数Ｒｏ　　Ｃｏ−αｍ　τｃ１時定数ＲｏＩＩＣ
！αｎ・τｃとする。

次に、第６図に第５図の回路の等価ブロック線図を示す
。ＮＡＮＤ回路５０は等価的に負のゲインを持った加算
器と見なすことかでき、これを加算点６０と伝達要素６
１（ゲインＫ）および伝達要素６２（遅延量ατ０の一
次遅れ要素）で近似し、ＧＬ（Ｓ）＝ατｃ＋１と表わ
す。

負荷共振回路を示す伝達要素６３は、次式（１）％式％ （１） 発振周波数、ゲイン条件を求めるため伝達要素６１の入
力をｅｉ（ｓ）、出力をｅｏ（ｓ）、加算点７ ６０の入力Ｖ　１（ｓ）−〇とすると、次式（２〉が得
られる。

Ｋ　＝　ｅ　ｏ（ｓ）／　ｅ　ｊ（ｓ）＝　Ｇ　１（ｓ
）Ｇ　２（ｓ）；α２ｍτｃ　４　ｓ　４＋α（ｍ　＋
１．　）・ＩＣ３Ｓ３＋α２　（ｍ十〇）ＩＣ２Ｓ２＋
ａ　（ｍ＋ｎ＋１）ｒｃｓ＋１　−（２）（２）式に発
振の周波数条件（ｓ＝ｊωとし、虚数部＝０）を適用す
ると、発振周波数ωＣは、で与えられる。

ＮＡＮＤ回路５０はＣＭＯ３−ＩＣを用いた場合、通常
６０ｄＢ以上のゲインを持つが、この様な発振、即ちリ
ミットサイクルが生じる場合は、発振の周波数条件から
発振に寄与する真のループゲインを求める必要がある。

これは（２）式に（３）式を代入すればよく、 　８ で与えられる。

以上の発振の周波数及びゲイン条件がら、また発振が生
じることは新たに共役複素根が生じることであり、第６
図のブロック線図は第７図に示す伝達要素７０として表
わすことができる。

これは閉ループ関数として、 で与えられる。

ここで、ωＣ−γωｎ、ζ＝１．に／ （Ｋ＋１）＝１として、発振出力Ｖｏのステップ応答を
求めると、これは（５）式に１／Ｓを乗じ逆ラプラス変
換する事により得られ、・・（５） で表わされる。３番目のωｎの項は発振の過渡応答を示
す項であり、これを固有周波数、ζをダンピング係数と
して、ωｎ、　　ζは各々、９ φ＝ｔａｎ　　’　　（（７−１）　　／　２１　　　
　−（８）で与えられる。この結果から注入動作で制御
される位相は、第２項の正弦波の位相に注目すれば良い
ことがわかる。前述した注入条件を基に注入人力Ｖｉ（
ｉ）を単位ステップ関数として表わすと、ψを注入位相
の補正項、θｅを注入時の位相差として、進相の場合は
、 Ｖｉ（ｔ）＝　Ｕ　　（（ψ＋θｅ）／ωＣ−ｔ）＋ｕ
（ｔ＋（ψ−π）／ωＣ）・・・（９）０ で与えられ、遅相の場合は、 Ｖ　１（ｔ）＝　ｕ　　（（ψ／ωｃ−ｔｌ＋ｕ　（ｔ
＋ψ−θｅ）／ωＣ）・・（１０）で与えられる。これ
をラプラス変換して、（５）式に与え、ωＣ−ωｎとし
てラプラス逆変換から定常解を求めると、（１０）式か
らも分かるように進相の場合は、 Ｖ　ｏ（ｔ）＝　５ｉｎ（ωｃ　ｔ＋φ十ψ十θｅ）ｓ
ｉｎ（ωｃｔ十φ十ψ−π）　・・・（１■）で与えら
れ、さらに−φ＝ψ、θｅ／２くπ／２として（１０）
式を整理すると、 Ｖ　ｏ（ｔ）　−２ｃｏｓ（θｅ／２）・５ｉｎ（ωｃ
　を十θｅ　／　２　）　　・＝　（１２）が得られ、
遅相の場合も同様に、 Ｖ　ｏ（ｔ）　＝　２　ｃｏｓ（θｅ／２）・５ｉｎ（
ωｃｔ−θｅ／２）　・・・（１３）が得られる。

位相のみに注目すれば、注入動作で位相が位相差の減少
する方向に移相制御され、その制御量は１／２である事
がわかる。但し、ωＣ（ωｎ。

１ ωＣ）ωｎの場合は、ＮＡＮＤ回路５０の持つ非線形性
及び過渡項の関与により制御量は大きく変わる。

また、記録再生用の基準クロックＰＣＫとしては、クロ
ックビットパルスＰＩＮ後の位相も重要であり、過渡項
の固有角周波数ωｎをωＣに等しく、ダンピング係数ζ
を１近傍にする必要がある。

以上の注入同期型ＶＣＯの解析結果を基に、注入同期ル
ープとＰＬＬとの併用効果を述べる。

注入同期ループとＰＬＬとを併用した場合、その等価ブ
ロック線図は第８図に示すものとなる。

但し、簡単化のためサンプリングにより発生するムダ時
間の項は省略する。入力θｉはクロックピットパルスＰ
ＩＮの位相、加算点８１の出力θｅは観測する位相差で
あり、これらから残留ジッタが換算される。また、加算
点８０と８１は同一点にあるものであるが、便宜上２つ
に分離して考える。

注入同期は前段で述べたように、注入動作に２ より注入同期型ＶＣｏの出力位相を位相差の１／２ステ
ツプ的に制御することであった。これは第８図に示すよ
うに位相差θｅを伝達要素８２を介して加算点８１に負
帰還することと等価であり、これを注入同期ループとす
る。伝達要素８２は伝達関数ωｉ　／　ｓで表わされ、
注入ゲインω１は制御量を注入効率η（−１／２）、サ
ンプリング周波数（注入パルスの繰り返し周波数）をｆ
ｓとすると、ループの応答特性から逆算でき、 ωｉ　−−ｆ　ｓ　−Ｄ　ｎ　（１−７７）　　　　−
１１４）が与えられる。

ＰＬＬは位相差θｅを位相比較回路とループフィルタを
表わす伝達要素８３、電圧制御発振器を表わす伝達要素
８４を介して加算点８０に負帰還するループとして表わ
される。伝達要素８３の伝達関数Ｆ　（ｓ）は、位相差
を電圧に変換する変換利得をＫｐ、ループの位相補正用
の零点をω、として、 で与えられる。伝達要素８４の伝達関数Ｈ（ｓ）は、電
圧を周波数に変換する変換利得をＫ　ｖとすると、周波
数を位相に変換することから、Ｈ（ｓ）　＝Ｋｖ／　ｓ
　　　　　　　　　　＝４１６）で与えられる。

上記注入同期ループを変換すると、第９図に示すブロッ
ク線図が得られる。注入同期ループを表わす伝達要素９
０の伝達関数１　（ｓ）は、Ｉ（ｓ）＝ｓ／　（ｓ十ω
ｉ）　　　　　　−（１７）で与えられ、注入同期ルー
プは注入ゲイン角周波数ωｉを極とする一次のバイパス
フィルタになっている。このバイパスフィルタはＰＬＬ
での位相差、すなわち残留ジッタθｅの注入ゲイン角周
波数ωｉ以下の周波数成分を抑圧する働きをする。これ
により、本発明の目的とする機構部の機械共振問うに起
因して発生する１　ｋＨｚ〜数ｋ）Ｉｚ付近の残留ジッ
タθｅが大きく抑圧されることになる。

　３ ４ 上記注入ゲイン角周波数ωｉは注入効率η＝１／２とす
ると、（１４）式からωｉ　＝０．６９Ｘ　ｆ　ｓあり
、またＰＬＬの固有角周波数は前述した条件から０．３
１Ｘ　ｆ　ｓである。このことは注入同期ループがＰＬ
Ｌの制御帯域内では位相制御のみを行う微分オペレータ
として働き、位相比較回路は周波数を検出していること
になる。

位相比較回路が等価的に周波数を検出するためには、注
入動作タイミングと位相比較タイミングの間隔を開ける
必要があり、このための注入条件として、前述したよう
に注入動作は位相比較終了後に行う必要がある。

一方、位相比較回路は低周波領域での負担が減少するこ
とによりダイナミックレンジが拡大し、位相比較特性に
非線形性がある場合でも、その非線形性の影響は大幅に
軽減される。

さらに、ジッタの抑圧特性を評価するために第９図の変
換を進めると、第１０図に示す伝達要素１００で表わす
ことができ、伝達関数はループゲインに＝Ｋｐ−Ｋｖと
して、次の（１８）弐５ で与えられる。

・・・（１８） これからダンピング係数を求めると、 ζ＝（ωｌ／ωｎ十ωｎ／ω１）／２ 但し、ωｎ２＝Ｋ　　　　　　　　　　　　・・（１９
）が得られ、サンプリング系で問題となるムダ時間によ
るダンピング劣化を大幅に改善できる事がわかる。

次に、前述の各角周波数の条件を用いＰＬＬ単体のダン
ピング係数をζ−０７０７として（１８）式から求めた
ジッタの抑圧特性を第１１図に示す。曲線１１ａはＰＬ
Ｌ単体の特性であり、曲線１１ｂ、ＩＩＣはそれぞれ注
入効率η−１／２、＝　０．８７５で注入同期ループを
併用した場合の抑圧特性である。曲線１１ｃに関しては
、次の実施例で詳述する。

さらに、第１２図に本発明者らの実験により得られた残
留ジッタスペクトラムの測定例を示６ す。曲線１．２　ａはＰＬＬ単体での残留ジッタスペク
トラム特性、曲線１２ｂは注入効率η＝１／２で注入同
期ループを併用した場合の残留ジッタスペクトラム特性
である。第１１図および第１２図から、固有角周波数ω
ｎ付近の高周波ジッタが大きく改善されることがわかる
。

また、ループの雑音帯域幅はＰＬＬ単体に比較して１．
８倍程度広がるが、第１２図かられかるようにノイズジ
ッタの増加は認められず、また問題とならないジッタ量
である。むしろ光ディスク装置の機構部の振動等に起因
して発生する高周波ジッタのジッタ量が問題であり、こ
の高周波ジッタを抑圧するのが本発明の目的とするとこ
ろである。一方、応答特性は注入同期ループの応答が支
配的であり、大きく改善される。

第１３図はサンプルサーボ方式の光ディスクに適用され
る本発明の第２の実施例の基準クロック生成回路のブロ
ック図である。本実施例は、高周波ジッタの抑圧量をさ
らに向上させたちの７ で、１サンプル当たりに、即ちサーボバイト内で複数の
クロックピットパルスが検出されることを前提とする。

このため、２つのゲート回路３ａとゲート回路３ｂを設
ける。クロックビット検出回路２は、複数のクロック列
の先頭のクロックピットパルスを抽出するゲートパルス
ＰＧＩと複数のクロック全てを抽出するためのゲートパ
ルスＰ。２を生成し、ゲートパルスＰＣＩをゲート回路
３ａへ、ゲートパルスＰＧ２をゲート回路３ｂへそれぞ
れ供給する。

ゲート回路３ａにより抽出された先頭のクロックピット
パルスは、位相比較回路４とスイッチ５、ローパスフィ
ルタ６、注入同期型ＶＣＯ７、分周カウンタ８およびデ
コーダって構成される位相同期ループに導かれる。ゲー
ト回路３ｂで抽出された複数のクロックピットパルスＰ
ＩＮは、タイムドメインフィルタ１１において前述と同
様にタイムドメインフィルタ処理が施された後、注入パ
ルス生成回路１２に導かれる。注入パルス生成回路１２
は、複数の注入８ パルスＰＩを生成する。これらの注入パルスＰＩが注入
同期型ＶＣＯ７に注入されることにより、注入同期ルー
プが構成される。また、この実施例では位相同期ループ
内のデコーダ９によりタイムドメインフィルタ処理用の
ゲートパルスＰＭが生成され、タイムドメインフィルタ
１１に供給される。

次に、第１４図に示すタイミングチャートにより、注入
パルスＰＩが３個の場合を例として注入動作を詳述する
。

基準クロックＰ。ＫとゲートパルスＰＭの立ち上がりタ
イミングは等しいとし、第１の実施例で述べたように、
クロックピットパルスＰＩＨの平均立ち上がりタイミン
グは位相同期ループの調整によりゲートパルスＰＭの立
ち上がりタイミングに対し時間τ７の遅延が有るものと
する。

また、連続的に注入動作をするため注入同期型ＶＣＯ７
の固有角周波数ωｎはωＣに等しく、ダンピング係数ζ
は０，８に設定されているものとする。

９ 先ず、タイミングＴ１て注入パルスＰＩに対し基準クロ
ックＰ。ＫがΔθｅ進相していると、注入パルスＰＩの
立ち上がりタイミングで基準クロックＰＣＫは遅相する
方向に注入制御される。

タイミングＴ１′で注入パルスＰＩと基準クロックＰ。

Ｋの位相差θｅは、前述したようにθｅ−Δθｅ　／　
２となっている。次に、タイミングＴ２では位相差θｅ
＝Δθｅ　／　２なので、注入パルスＰ１の立ち上がり
タイミングでさらに基準クロックＰ。８は遅相する方向
に注入制御される。タイミングＴ２’　での位相差もさ
らに改善され、θｅ＝Δθｅ　／　４となる。そして、
タイミングＴ３ては同様の方向に注入制御され、タイミ
ングＴ３′での位相差は最終的にθｅ−Δθｅ　／　８
となり、注入効率η−０，８７５が得られる事になる。

この実施例と同等の注入効率を１個の注入パルスの注入
で得ようとすれば、耐ノイズ特性がある程度問題となる
と考えられるが、この様に複数の注入パルスで注入制御
を行えば、耐ノイ　０ ズ特性を劣化させることなく大きな注入効率を得ること
ができる。注入効率η−０，８７５とした場合のジッタ
抑圧特性を第１１図の曲線１１ｃに示す。この場合、Ｐ
ＬＬの固有角周波数ωｎでの抑圧量は１８ｄＢにもなり
、高周波ジッタがさらに効果的に抑圧されている事がわ
かる。

なお、ここではクロックピットパルスＰＩＮが等周期の
場合を例としたが、注入効率は１サンプルでの注入パル
スの数で決定されるものであり、注入条件を満足する再
生パルスであればよいので、等周期性の必要はなく、ま
たパルスの数も等しくする必要はない。このことはサー
ボバイトの他の制御信号等を利用し注入効率の向上を図
ることができると言うことである。言い換えれば、位相
同期ループはサンプリング周期の等周期性を必要とし、
高周波ジッタを抑圧するためにはサンプリング周波数を
高く、即ち光ディスクの記憶容量を犠牲にする必要があ
った。

これに対し、本発明のように注入同期ループを併用すれ
ば、記憶容量を犠牲にする事なく高岡１ 波ジッタを抑圧でき、さらに本実施例のようにクロック
ピット以外のピットのタイミング情報も注入同期ループ
による位相制御に使用可能であり、高周波ジッタの抑圧
特性をさらに向上させることが可能となる。

第１５図は連続サーボ方式の光ディスクに適用される本
発明の第３の実施例の基準クロック生成回路のブロック
図である。第１５図において、再生信号ＳＲは第１９図
に示したような形式で記録がなされた連続サーボ方式の
光ディスク上をレーザビームにより走査することでピッ
トパターン、つまりプリアンブル領域およびその後に続
くデータ領域のピット列を読み取って得られた信号であ
り、２値化回路３１に入力される。得られた２値化パル
ス（再生パルス列）ＰＩＮは位相比較回路３２、ローパ
スフィルタ３３、注入同期型ＶＣＯ３４および帰還パル
ス生成回路３５で構成される位相同期ループに導かれる
。帰還パルス生成回路３５は、先と同様に例えば分周カ
ウンタとデコーダによって構成２ され、基準クロックＰ。、に同期した帰還クロックｐｐ
Ｂを生成する。この位相同期ループは、２値化パルスＰ
ＩＮに同期した基準クロックＰＣＫを生成する。

一方、位相同期ループと併用される注入同期ループは、
タイムドメインフィルタ３６と注入パルス生成回路３７
および注入同期型ＶＣ０３４からなるフィードフォワー
ド制御系であり、タイムドメインフィルタ３６には２値
化パルスＰＩＮが入力される。タイムドメインフィルタ
３６においては、第１、第２の実施例と同様に基準クロ
ックＰＣＫと帰還クロックＰＰＢとのタイミングを参照
してウィンドウパルスが作られ、そのウィンドウパルス
により、注入同期に有効な、すなわち帰還クロックＰＰ
Ｂに位相同期した２値化パルスのみを抽出するタイムド
メインフィルタ処理が施される。そして、このタイムド
メインフィルタ処理された２値化パルスに基づいて、注
入パルス生成回路３７で注入パルスＰＩが生成され、こ
の注入パルスＰＩが注入量３ 期型ＶＣＯ３４に注入されることによって、基準クロッ
クＰ。Ｋの位相が制御される。注入同期型ｖＣＯ３４、
タイムドメインフィルタ３６および注入パルス生成回路
３７の構成は、第２図に示した通りである。

本実施例の基本的な効果は、第１の実施例について第１
図〜第９図を参照して説明した通りである。但し、本実
施例では第１の実施例と同様の効果とは別に、従来の基
準クロック生成回路に比較して、次の効果がある。すな
わち、注入同期ループに関してプリアンブル領域ではデ
ータ領域に比較して非常に大きな注入ゲイン角周波数が
得られるため、ＰＬＬの残留ジッタθｅか一層効果的に
抑圧される。さらに、残留ジッタ抑圧の応答速度が高速
となり、短期間でＰＬＬのロックインが完了するため、
従来必要としたＰＬＬの制御帯域の切り換えが不要とな
り、回路が簡単化される。

第１６図は連続サーボ方式の光ディスクに適用される本
発明の第４の実施例の基準クロック４ 生成回路のブロック図であり、プリアンブル領域でのＰ
ＬＬのロックイン時間をさらに短縮させたものである。

この実施例では２値化回路３１で得られた２値化パルス
ＰＩＮはセクタマーク検出回路３８にも入力され、プリ
アンブル領域を示す切り換えパルスＰ６が生成される。

この切り換えパルスＰ６はタイムドメインフィルタ３６
に供給され、プリアンブル領域でのタイムドメインフィ
ルタ３６の時間幅、すなわちウィンドウパルスのパルス
幅をデータ領域での幅より広げる制御を行う。これによ
ってＰＬＬでの位相差がより大きい段階から注入同期ル
ープによるロックインが開始されるので、ロックイン時
間が大幅に短縮される。

この動作は第２の実施例における第１４図のタイミング
チャートに示した動作と同様である。

すなわち、第１４図に示すようにタイミングＴ１で注入
パルスＰＩに対し基準クロックＰＣＫがΔθｅ進和進相
いると、注入パルスＰＩと基準クロックＰいの位相差θ
ｅはタイミング５ ＴＩ’ではθｅ−Δθｅ／２、タイミングＴ２’ではθ
ｅ＝Δθｅ／４、そしてタイミングＴ３’では最終的に
θｅ＝Δθｅ　／　８となり、非常に早くロックインが
完了することが分がる。

また、この実施例によればＰＬＬのロックイン時間が大
きく短縮されることによりプリアンブル領域を小さくす
ることもでき、それによってフォーマット効率を向上さ
せることが可能となる。

なお、ここで２値化パルスＰＩＮを等周期としたが、第
１の実施例と同様注入条件を満足する再生パルスであれ
ばよいので、等周期性の必要はない。従って、ＳＮＨの
悪いデータ領域ＤＦから得られる再生パルスであっても
、注入条件を満足するパルスであれば注入動作に利用で
き、高周波ジッタの抑圧特性が維持される。

［発明の効果］ 以上詳述した如く本発明によれば、再生パルスから基準
タロツクを生成する位相同期ループと、位相同期ループ
の位相比較（位相差検出）　６ 終了直後に、タイムドメインフィルタ処理を施した再生
パルス列から生成した注入パルスを位相同期ループ内の
電圧制御発振器に注入して注入同期型電圧制御発振器と
して動作させ、基準クロックの位相を制御する注入同期
ループを併用したことにより、記憶容量を犠牲にするこ
となく、また装置の価格上昇を伴うこと無く、さらに耐
ノイズ特性を劣化させずに、基準クロックの高周波ジッ
タを抑圧できる。

従って、位相同期ループの安定性および性能が改善され
ることと相まって、光ディスク装置のデータ転送速度お
よび検索速度を高速化する場合に特に精度が要求される
基準クロックを精度よく生成することが可能となる。

さらに、本発明によればＰＬＬのロックイン時間が短縮
化されることにより、プリアンブル領域でのＰＬＬの制
御帯域切り換えが不要となり、回路構成が簡略化される
とともに、プリアンブル領域を小さくしてフォーマット
効率の向上を図ることも可能である。

７

【図面の簡単な説明】

第１図は本発明の光ディスク装置における基準クロック
生成回路の第１の実施例を示すブロック図、第２図は第
１図における注入同期ループの具体的な回路構成図、第
３図は第２図の動作を説明するためのタイミング図、第
４図は注入制御の原理を示すタイミング図、第５図は注
入同期型電圧制御発振器の等価回路図、第６図は同じく
等価ブロック線図、第７図は第６図を変換したブロック
線図、第８図は位相同期ループと注入同期ループを併用
した場合の等価ブロック線図、第９図は第８図を変換し
たブロック線図、第１０図は第９図を変換したブロック
線図、第１１図は本発明によるジッタ抑圧特性図、第１
２図は残留ジッタスペクトラムの測定例を示す図、第１
３図は本発明に係る基準クロック生成回路の第２の実施
例を示すブロック図、第１４図は第１３図の動作を説明
するためのタイミング図、第１５図は本発明に係る基準
クロック生成回路の第３の実施例を示すブロック図、８ 第１６図は本発明に係る基準クロック生成回路の第４の
実施例を示すブロック図、第１７図はサンプルサーボ方
式の光ディスク上のピットパターンおよび再生信号を模
式的に示す図、第１８図はサンプルサーボ方式の光ディ
スクに適用される従来の基準クロック生成回路を示すブ
ロック図、第１９図は連続サーボ方式の光ディスク上の
記録形式を説明するための信号配置図、第２０図は連続
サーボ方式の光ディスクに適用される従来の基準クロッ
ク生成回路を示すブロック図である。 １・・・ピーク検出回路、２・・・クロックピット検出
回路、４・・・位相比較回路、６・・・ローパスフィル
タ、７・・・注入同期型ＶＣ０，８・・・分周カウンタ
、９・・・デコーダ、１０・・・帰還パルス生成回路、
］１・・・タイムドメインフィルタ、１２・・・注入パ
ルス生成回路、２１・・・タップ付き遅延回路、２２・
・・ＡＮＤ回路、２３・・・Ｄ−ＦＦ回路、２４・・・
遅延回路、２５・・・ＮＡＮＤＡＮＤ回路・・・２値化
回路、３２・・・位相比較回路、３３・・・ローパス９ フィルタ、３４・・・注入同期型ＶＣ０，３５・・・帰
還パルス生成回路、３６・・・タイムドメインフィルタ
、３７・・・注入パルス生成回路、３８・・・セクタマ
ーク検出回路。 ノ

Claims (3)

【特許請求の範囲】
1. （１）光ディスク上に形成された所定のピット列を光ビ
   ームにより読取って得られた再生パルス列に基づいて基
   準クロックを生成し、この基準クロックを用いて前記光
   ディスクへの情報記録および光ディスクからの情報再生
   の少なくとも一方を行う光ディスク装置において、 前記基準クロックを発生する注入同期型電圧制御発振手
   段と、 前記基準クロックからこれに同期した帰還クロックを生
   成する帰還クロック生成手段と、前記再生パルス列と前
   記帰還クロックの位相を比較し、その位相差に対応した
   出力信号を発生する位相比較手段と、 この位相比較手段の出力信号に基づいて前記発振手段の
   周波数と位相を制御する手段と、前記再生パルス列のう
   ち、前記帰還クロックに位相同期したパルスを基に、前
   記位相比較手段の位相比較後のタイミングで前記発振手
   段に発振位相制御のための注入パルスを注入する注入手
   段と を具備したことを特徴とする光ディスク装置。
2. （２）光ディスク上に形成された所定のピット列を光ビ
   ームにより読取って得られた再生パルス列に基づいて基
   準クロックを生成し、この基準クロックを用いて前記光
   ディスクへの情報記録および光ディスクからの情報再生
   の少なくとも一方を行う光ディスク装置において、 前記基準クロックを発生する注入同期型電圧制御発振手
   段と、 前記基準クロックからこれに同期した帰還クロックを生
   成する帰還クロック生成手段と、前記再生パルス列と前
   記帰還クロックの位相を比較し、その位相差に対応した
   出力信号を発生する位相比較手段と、 この位相比較手段の出力信号に基づいて前記発振手段の
   周波数と位相を制御する手段と、前記基準クロックおよ
   び前記帰還クロックのタイミングを参照して得られたウ
   ィンドウパルスにより前記再生パルス列にタイムドメイ
   ンフィルタ処理を施すタイムドメインフィルタ手段と、 この手段によりタイムドメインフィルタ処理されたパル
   ス列に基づいて、前記位相比較手段の位相比較後のタイ
   ミングで前記発振手段に発振位相制御のための注入動作
   を行う注入パルスを生成する注入パルス生成手段とを有
   することを特徴とする光ディスク装置。
3. （３）前記再生パルス列は、前記光ディスク上に形成さ
   れたプリアンブル領域およびその後に続くデータ領域の
   ピット列を光ビームにより読取って得られたパルス列で
   あり、 前記タイムドメインフィルタ手段で用いる前記ウィンド
   ウパルスは、前記再生パルス列のうち前記プリアンブル
   領域からのパルス列が入力される期間のパルス幅が前記
   データ領域からのパルス列が入力される期間のパルス幅
   より広いことを特徴とする請求項１または２記載の光デ
   ィスク装置。