JPH03187547A - パケット・スイッチ - Google Patents
パケット・スイッチInfo
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- JPH03187547A JPH03187547A JP1326895A JP32689589A JPH03187547A JP H03187547 A JPH03187547 A JP H03187547A JP 1326895 A JP1326895 A JP 1326895A JP 32689589 A JP32689589 A JP 32689589A JP H03187547 A JPH03187547 A JP H03187547A
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/54—Store-and-forward switching systems
- H04L12/56—Packet switching systems
- H04L12/5601—Transfer mode dependent, e.g. ATM
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
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- H04L49/00—Packet switching elements
- H04L49/10—Packet switching elements characterised by the switching fabric construction
- H04L49/104—Asynchronous transfer mode [ATM] switching fabrics
- H04L49/105—ATM switching elements
- H04L49/106—ATM switching elements using space switching, e.g. crossbar or matrix
-
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- H04L49/255—Control mechanisms for ATM switching fabrics
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L49/00—Packet switching elements
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- H04L49/405—Physical details, e.g. power supply, mechanical construction or backplane of ATM switches
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
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-
- H—ELECTRICITY
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Landscapes
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- Mathematical Physics (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はパケット・スイッチに関し、特にマルチ・メデ
ィア対応のＡＴＭ交換システムに使用する入力バッファ
形パケット・スイッチ、その制御に用いるタイム・スロ
ット・スケジュール装置及びパケット・バッファに関ス
る。
ィア対応のＡＴＭ交換システムに使用する入力バッファ
形パケット・スイッチ、その制御に用いるタイム・スロ
ット・スケジュール装置及びパケット・バッファに関ス
る。
パケット交換技術を用いて音声・画像・データを交換・
伝送する非同期・転送モード（Ａ Ｔ Ｍ）スイッチあ
るいはパケット・スイッチの構成は、同一出線に向かう
パケットの衝突を防ぐためのバッファすなわちパケット
・バッファをスイッチのどの部分に配置するかによって
種々の形態がある。その中でも、空間スイッチの前段に
バッファを配置する入力バッファ形式が、高速化、大規
模化に適していると考えられており、これまで種々のス
イッチ構成が提案されている。
伝送する非同期・転送モード（Ａ Ｔ Ｍ）スイッチあ
るいはパケット・スイッチの構成は、同一出線に向かう
パケットの衝突を防ぐためのバッファすなわちパケット
・バッファをスイッチのどの部分に配置するかによって
種々の形態がある。その中でも、空間スイッチの前段に
バッファを配置する入力バッファ形式が、高速化、大規
模化に適していると考えられており、これまで種々のス
イッチ構成が提案されている。
従来の入力バッファ形パケット・スイッチ（以下人力バ
ッファ形ＡＴＭスイッチとも呼ぶ）の構成の１例を第１
１図に示す。ｎヶの入回線１０１〜Ｉｏｎからパケット
・バッファ２０１〜２０ｎに入力されたパケットは、Ｆ
ＩＦＯ制御で一時蓄積され、後段の空間スイッチ４の出
回線５０１〜５０ｍでのパケット衝突が生じないように
、パケット送出要求信号６０１〜６０ｎを競合調停装置
８に送出し、調停結果報告信号７０１〜７０ｎを介して
、パケット・バッファに対してパケット送出の可否が報
告される。パケット送出が許可されたパケット・バッフ
ァは、ＦＩＦＯの先頭のパケットをスイッチ内部リンク
３０１〜３０ｎを介して空間スイッチ４に送出する。空
間スイッチ４の構造はノン・ブロッキングの自己ルーチ
ング網であるバッチャ・バンヤン網などが用いられ、又
、競合調停装置としては、やはり自己ルーチング網を用
いた競合制御回路などが用いられている。
ッファ形ＡＴＭスイッチとも呼ぶ）の構成の１例を第１
１図に示す。ｎヶの入回線１０１〜Ｉｏｎからパケット
・バッファ２０１〜２０ｎに入力されたパケットは、Ｆ
ＩＦＯ制御で一時蓄積され、後段の空間スイッチ４の出
回線５０１〜５０ｍでのパケット衝突が生じないように
、パケット送出要求信号６０１〜６０ｎを競合調停装置
８に送出し、調停結果報告信号７０１〜７０ｎを介して
、パケット・バッファに対してパケット送出の可否が報
告される。パケット送出が許可されたパケット・バッフ
ァは、ＦＩＦＯの先頭のパケットをスイッチ内部リンク
３０１〜３０ｎを介して空間スイッチ４に送出する。空
間スイッチ４の構造はノン・ブロッキングの自己ルーチ
ング網であるバッチャ・バンヤン網などが用いられ、又
、競合調停装置としては、やはり自己ルーチング網を用
いた競合制御回路などが用いられている。
このような構成のパケット・スイッチにおいては、ＦＩ
ＦＯの先頭パケットが送出できないことニヨリ、ＦＩＦ
Ｏの後にいるパケットがその行き先きの出線が空であっ
ても送出できないという現象が存在し、そのためにスイ
ッチのスルーブツトがパケットのランダム到着（Ｍ／Ｄ
／ｌモデル）のときに５８％に抑えられてしまうという
問題がある。（いわゆるＨｅａｄ ｏｆ Ｌｉｎｅ問題
）この問題の解決のために ■ パケット送出時に複数回の調停動作をさせる。
ＦＯの先頭パケットが送出できないことニヨリ、ＦＩＦ
Ｏの後にいるパケットがその行き先きの出線が空であっ
ても送出できないという現象が存在し、そのためにスイ
ッチのスルーブツトがパケットのランダム到着（Ｍ／Ｄ
／ｌモデル）のときに５８％に抑えられてしまうという
問題がある。（いわゆるＨｅａｄ ｏｆ Ｌｉｎｅ問題
）この問題の解決のために ■ パケット送出時に複数回の調停動作をさせる。
（前記文献）
■ 空間スイッチの入・出力リンクの使用状態の予約表
を設ける（信学会春季全国大会（１９８９年）Ｂ−４３
７ｒ人力バッファ形スイッチにおける時刻予約制御方式
の検討」） などの手法により、ＦＩＦＯの先頭から複数個のパケッ
トに対して、順次調停を行ないスイッチのスルーブツト
を向上させている。
を設ける（信学会春季全国大会（１９８９年）Ｂ−４３
７ｒ人力バッファ形スイッチにおける時刻予約制御方式
の検討」） などの手法により、ＦＩＦＯの先頭から複数個のパケッ
トに対して、順次調停を行ないスイッチのスルーブツト
を向上させている。
しかし、これらの入力バッファ形パケット・スイッチに
おいても前記文献に示されているようにその改善後のス
ルーブツトもたかだか７０％強、及び８５％であり、入
回線に入力される負荷を下げて使用しないとバッファ・
オーバーフローが生じ、パケットが廃棄されてしまうと
いう問題点がある。
おいても前記文献に示されているようにその改善後のス
ルーブツトもたかだか７０％強、及び８５％であり、入
回線に入力される負荷を下げて使用しないとバッファ・
オーバーフローが生じ、パケットが廃棄されてしまうと
いう問題点がある。
上記スループットの問題は、競合調停の方法に主原因が
あると考えられる。つまり、従来はパケット・バッファ
としてＦＩＦＯ構造のバッファを用いて、その先頭ある
いは先頭近くのパケットの出回線を調べてパケットの出
線衝突を回避している。従って、複数のＦＩＦＯの先頭
近くに同一出回線に向かうパケットが集中している場合
には、後続のパケットは他の空いている出回線へも出力
することができなくなる。
あると考えられる。つまり、従来はパケット・バッファ
としてＦＩＦＯ構造のバッファを用いて、その先頭ある
いは先頭近くのパケットの出回線を調べてパケットの出
線衝突を回避している。従って、複数のＦＩＦＯの先頭
近くに同一出回線に向かうパケットが集中している場合
には、後続のパケットは他の空いている出回線へも出力
することができなくなる。
理想的には、全パケット・バッファ内の全パケットに対
して出線への出力可否を調べればよいが、従来はそれを
実現するだけの方法がなかった。
して出線への出力可否を調べればよいが、従来はそれを
実現するだけの方法がなかった。
これは、ＡＴＭが〜１５０Ｍｂｐｓ回線の５３ｂｙｔｅ
を１パケツトとする高速パケット交換が要求され、ｌパ
ケット・タイム・スロット内で全パケットに対する調査
を行なうだけの高速なハードウェアあるいは方式が存在
しなかったことによる。
を１パケツトとする高速パケット交換が要求され、ｌパ
ケット・タイム・スロット内で全パケットに対する調査
を行なうだけの高速なハードウェアあるいは方式が存在
しなかったことによる。
本発明のパケット・スイッチは、パケット・バッファか
ら出回線への経路の予約状態を保持する手段と、パケッ
ト・バッファからのパケット送出要求を受けつげた時刻
以降で前記経路が未予約であるもっとも若い時刻を決定
し、その時刻のその経路を予約済とする手段を有するタ
イム・スロット・スケジュール装置を備え、さらに、入
回線からのパケット到着時に、該パケットの送出要求を
前記タイム・スロット・スケジュール装置に送出し、該
タイム・スロット・スケジュール装置から与えられる時
刻に送出する手段を有するパケット・バッファを備えて
いる。
ら出回線への経路の予約状態を保持する手段と、パケッ
ト・バッファからのパケット送出要求を受けつげた時刻
以降で前記経路が未予約であるもっとも若い時刻を決定
し、その時刻のその経路を予約済とする手段を有するタ
イム・スロット・スケジュール装置を備え、さらに、入
回線からのパケット到着時に、該パケットの送出要求を
前記タイム・スロット・スケジュール装置に送出し、該
タイム・スロット・スケジュール装置から与えられる時
刻に送出する手段を有するパケット・バッファを備えて
いる。
本発明のタイム・スロット・スケジュール装置は、ｋヶ
の資源の現時刻ｔ１から未来時刻ｔｌまでのｌタイム・
スロットの予約状態を予約済、未予約の２状態で表わす
に行１列の記憶単位の行列と、該行列の各記憶単位の状
態の変更手段と、各行の記憶単位の中で資源使用要求信
号が入力された列の記憶単位が全て未予約状態か、否か
を各行毎に判定する手段と、全て未予約状態と判定され
た複数の行の中から、現時刻ｔ１に最も近い時刻ｔｈで
の予約状態を表わす行を選択する手段と、該時刻ｔｌで
の予約状態を表わす行の、資源使用要求信号が入力され
た列の記憶単位の状態を全て予約済状態とする手段を備
えている。
の資源の現時刻ｔ１から未来時刻ｔｌまでのｌタイム・
スロットの予約状態を予約済、未予約の２状態で表わす
に行１列の記憶単位の行列と、該行列の各記憶単位の状
態の変更手段と、各行の記憶単位の中で資源使用要求信
号が入力された列の記憶単位が全て未予約状態か、否か
を各行毎に判定する手段と、全て未予約状態と判定され
た複数の行の中から、現時刻ｔ１に最も近い時刻ｔｈで
の予約状態を表わす行を選択する手段と、該時刻ｔｌで
の予約状態を表わす行の、資源使用要求信号が入力され
た列の記憶単位の状態を全て予約済状態とする手段を備
えている。
又、本発明のパケット・バッファはパケット・格納用メ
モリとそのアドレスを格納する制御メモリを有するパケ
ット・バッファであって、該パケット・メモリへの入出
力をシーケンシャル・イン、ランダム・アウトで制御す
る手段と、該制御メモリへの入出力をランダム・イン、
シーケンシャル・アウトで制御する手段を備え該制御メ
モリの書き込みアドレスは読み出しアドレスと外部より
与えられる遅延値との加算値であり、書き込まれる内容
は前記パケット・メモリの書き込みアドレスであり、前
記制御メモリの出力が、前記パケット・メモリの出力ア
ドレスであることを特徴としている。
モリとそのアドレスを格納する制御メモリを有するパケ
ット・バッファであって、該パケット・メモリへの入出
力をシーケンシャル・イン、ランダム・アウトで制御す
る手段と、該制御メモリへの入出力をランダム・イン、
シーケンシャル・アウトで制御する手段を備え該制御メ
モリの書き込みアドレスは読み出しアドレスと外部より
与えられる遅延値との加算値であり、書き込まれる内容
は前記パケット・メモリの書き込みアドレスであり、前
記制御メモリの出力が、前記パケット・メモリの出力ア
ドレスであることを特徴としている。
次に本発明について図面を参照して説明する。
第１図は本発明のパケット・スイッチのｌ実施例のブロ
ック図である。入回線１０１〜１０ｎからパケット・バ
ッファ２０１〜２０ｎにパケットが到着するとパケット
送出要求バス６を介してタイム・スロット・スケジュー
ル装置９に対してパケット送出要求を出す。パケットの
フォーマットは第２図に示すように、パケットの有効表
示ビット、出回線番号、情報フィールドから構成される
。
ック図である。入回線１０１〜１０ｎからパケット・バ
ッファ２０１〜２０ｎにパケットが到着するとパケット
送出要求バス６を介してタイム・スロット・スケジュー
ル装置９に対してパケット送出要求を出す。パケットの
フォーマットは第２図に示すように、パケットの有効表
示ビット、出回線番号、情報フィールドから構成される
。
一般的には、パケット・ヘッダとしては論理アドレス、
プライオリティ・ビットなどが含まれるが、本発明のパ
ケット・スイッチの交換動作とは直接に関係が無いので
含めていない。パケット送出要求ハスには、第２図のフ
ォーマットのパケット・ヘッダ部の情報が各パケット・
バッファに割り当てられたタイミングで送出され、タイ
ム・スロット・スケジュール装置９は各パケット・バッ
ファに対してパケット送出時刻返送バス７を介して、送
出要求のあったパケットが出回線で衝突せずに出られる
最も若い時刻を通知する。なお、この時刻は現時刻から
の相対値言いかえれば、各パケットに与えられる遅延値
として表わされている。
プライオリティ・ビットなどが含まれるが、本発明のパ
ケット・スイッチの交換動作とは直接に関係が無いので
含めていない。パケット送出要求ハスには、第２図のフ
ォーマットのパケット・ヘッダ部の情報が各パケット・
バッファに割り当てられたタイミングで送出され、タイ
ム・スロット・スケジュール装置９は各パケット・バッ
ファに対してパケット送出時刻返送バス７を介して、送
出要求のあったパケットが出回線で衝突せずに出られる
最も若い時刻を通知する。なお、この時刻は現時刻から
の相対値言いかえれば、各パケットに与えられる遅延値
として表わされている。
各パケット・バッファ２０１〜２０ｎで、指定された遅
延値だけ保持されたパケットは、内部リンク３０１〜３
０ｎを介してｎＸｍの空間スイッチ４に送出される。こ
の空間スイッチとしては、パケットのヘッダの出回線番
号に従って自立的にバスを形成する自己ルーチングスイ
ッチ（例えばバッチャ・バンヤン・スイッチ）を用いる
。空間スイッチ４を通過したパケットは出回線５０１〜
５０ｍに送出される。なお、パケット・バッファ２０１
〜２０ｎ、空間スイッチ４．タイム・スロット・スケジ
ュール装置９はクロックＣＫ、同期信号５ｙｎｃによっ
て同期して動作している。
延値だけ保持されたパケットは、内部リンク３０１〜３
０ｎを介してｎＸｍの空間スイッチ４に送出される。こ
の空間スイッチとしては、パケットのヘッダの出回線番
号に従って自立的にバスを形成する自己ルーチングスイ
ッチ（例えばバッチャ・バンヤン・スイッチ）を用いる
。空間スイッチ４を通過したパケットは出回線５０１〜
５０ｍに送出される。なお、パケット・バッファ２０１
〜２０ｎ、空間スイッチ４．タイム・スロット・スケジ
ュール装置９はクロックＣＫ、同期信号５ｙｎｃによっ
て同期して動作している。
第３図に本発明のパケット・バッファの一実施例の概念
図、第４図に回路図、第５図に動作を表わすタイム・チ
ャートを示す。第４図において入回線１から入力される
パケットのビット・ストリームはカウンタＣＮＴ１で示
される書込みアドレスに従って、デュアルポートＲＡＭ
ＢＵＦＩに書き込まれる。バス・インタフェース回
路ＩＮＦＩは入口線１を監視し、入力したパケットのヘ
ッダをパケット送出要求バス６に対して送出する。入力
したパケットの先頭部の格納アドレスはレジスタＲＥＧ
Ｉに保持され、パケット送出時刻返送バスカラバス・イ
ンタフェースｌＮＦ２を介して入力したパケット送出時
刻（＝送出遅延）とカウンタＣＮＴ３の値を加算して得
られるアドレスに従ってデュアルボー）ＲＡＭ ＢＵ
Ｆ２に書き込まれる。デュアルボー）ＲＡＭ ＢＵＦ
Ｉからは、カウンタＣＮＴ２を読み出しアドレスとして
パケットが内部リンク３に読み出される。ＣＮＴ２には
同期信号５ｙｎｃのタイミングで、カウンタＣＮＴ ３
を読み出しアドレスとしてデュアルボー）ＲＡＭＢＵＦ
２から読み出される値がロードされる。
図、第４図に回路図、第５図に動作を表わすタイム・チ
ャートを示す。第４図において入回線１から入力される
パケットのビット・ストリームはカウンタＣＮＴ１で示
される書込みアドレスに従って、デュアルポートＲＡＭ
ＢＵＦＩに書き込まれる。バス・インタフェース回
路ＩＮＦＩは入口線１を監視し、入力したパケットのヘ
ッダをパケット送出要求バス６に対して送出する。入力
したパケットの先頭部の格納アドレスはレジスタＲＥＧ
Ｉに保持され、パケット送出時刻返送バスカラバス・イ
ンタフェースｌＮＦ２を介して入力したパケット送出時
刻（＝送出遅延）とカウンタＣＮＴ３の値を加算して得
られるアドレスに従ってデュアルボー）ＲＡＭ ＢＵ
Ｆ２に書き込まれる。デュアルボー）ＲＡＭ ＢＵＦ
Ｉからは、カウンタＣＮＴ２を読み出しアドレスとして
パケットが内部リンク３に読み出される。ＣＮＴ２には
同期信号５ｙｎｃのタイミングで、カウンタＣＮＴ ３
を読み出しアドレスとしてデュアルボー）ＲＡＭＢＵＦ
２から読み出される値がロードされる。
以上の構成によりパケットに対してタイム・スロット・
スケジュール装置で決定された遅延だけパケット・バッ
ファに待たせることができることを第３図の動作概念図
で説明する。パケット・メモリＥＵＦ１にはシーケンシ
ャル・イン、ランダム・アウトでパケットが入出力され
る。従って、その読み出しが、書き込まれた時刻よりも
所望の遅延で行なわれるように制御すれば良い。これは
制御メモリＢＵＦ２からのパケット・メモリＢＵＦ １
のアドレス読み出しをシーケンシャル・アウトとし、Ｂ
ＵＦ２へのＢＵＦｌのアドレスの書き込みをＢＵＦ２の
読み出しから遅延値分だけずらしたランダム・インとし
て、現時刻でＢＵＦＩに入力されたパケットが指定遅延
後に自動的に読み出されることにより実現される。制御
メモリＢＵＦ ２ 。
スケジュール装置で決定された遅延だけパケット・バッ
ファに待たせることができることを第３図の動作概念図
で説明する。パケット・メモリＥＵＦ１にはシーケンシ
ャル・イン、ランダム・アウトでパケットが入出力され
る。従って、その読み出しが、書き込まれた時刻よりも
所望の遅延で行なわれるように制御すれば良い。これは
制御メモリＢＵＦ２からのパケット・メモリＢＵＦ １
のアドレス読み出しをシーケンシャル・アウトとし、Ｂ
ＵＦ２へのＢＵＦｌのアドレスの書き込みをＢＵＦ２の
読み出しから遅延値分だけずらしたランダム・インとし
て、現時刻でＢＵＦＩに入力されたパケットが指定遅延
後に自動的に読み出されることにより実現される。制御
メモリＢＵＦ ２ 。
パケット・メモリＢＵＦ１ともにタイム・スロット・ス
ケジュール装置が返してくる最大の遅延値分だけのアド
レス及びパケットを蓄積できるだけの容量が必要である
。
ケジュール装置が返してくる最大の遅延値分だけのアド
レス及びパケットを蓄積できるだけの容量が必要である
。
次に本発明のタイム・スロット・スケジュール装置の一
実施例について説明する。
実施例について説明する。
第６図は、本発明のタイム・スロット・スケジュール装
置の一実施例の回路図、第７図は第６図中のスケジュー
ル・メモ’）ＳＭＥＭの回路図、第８図は第６図中の送
出時刻決定回路ＤＥＴの回路図、第９図は第６〜８図の
動作を表わすタイム・チャートである。第６図で、カウ
ンタＣＮＴ４は同期信号５ｙｎｃでリセットされクロッ
クＣＫにより順次パケット・バッフｙ２０１〜２０ｎか
らのパケット送出要求を受けつけるタイミングに同期し
てカウントアツプする。つまりこのＣＮＴ４の出力と、
パケット送出要求信号バス６からの入力は、パケット送
出を要求している入・出回線の番号を表わす。この番号
はデコーダＤＥＣ１。
置の一実施例の回路図、第７図は第６図中のスケジュー
ル・メモ’）ＳＭＥＭの回路図、第８図は第６図中の送
出時刻決定回路ＤＥＴの回路図、第９図は第６〜８図の
動作を表わすタイム・チャートである。第６図で、カウ
ンタＣＮＴ４は同期信号５ｙｎｃでリセットされクロッ
クＣＫにより順次パケット・バッフｙ２０１〜２０ｎか
らのパケット送出要求を受けつけるタイミングに同期し
てカウントアツプする。つまりこのＣＮＴ４の出力と、
パケット送出要求信号バス６からの入力は、パケット送
出を要求している入・出回線の番号を表わす。この番号
はデコーダＤＥＣ１。
ＤＥＣ２により入回線ビットマツプＢ１〜Ｂｎ及び出回
線ビットマツプＢ。＋ｌ−Ｂ ｎ ＋ ｍに変換される
。例えば入回線１から出口線１への送出要求であればＢ
１ ＝ Ｂ ｎ ＋ １ ＝ “ｌｏで他のビットは
全てＯ°である。パケット・ヘッダ内のパケット有効ピ
ッ）ＲＱが“０′である場合にはＢ１〜Ｂｎ−Ｂｎ＋□
の全てのビットが“Ｏ′となるようにＲＱをデコーダＤ
ＥＣ１，ＤＥＣ２のイネーブル端子に接続する。このビ
ットマツプは第７図に示すスケジュール・メモリＳＭＥ
Ｍへと入力される。ＳＭＥＭは通常のメモリセルに状態
センス用に付加されたトランジスタＭｌ、Ｍ２を有する
メモリセルの行列とプリチャージ回路ＰＲＩ〜ＰＲｏ＋
□。
線ビットマツプＢ。＋ｌ−Ｂ ｎ ＋ ｍに変換される
。例えば入回線１から出口線１への送出要求であればＢ
１ ＝ Ｂ ｎ ＋ １ ＝ “ｌｏで他のビットは
全てＯ°である。パケット・ヘッダ内のパケット有効ピ
ッ）ＲＱが“０′である場合にはＢ１〜Ｂｎ−Ｂｎ＋□
の全てのビットが“Ｏ′となるようにＲＱをデコーダＤ
ＥＣ１，ＤＥＣ２のイネーブル端子に接続する。このビ
ットマツプは第７図に示すスケジュール・メモリＳＭＥ
Ｍへと入力される。ＳＭＥＭは通常のメモリセルに状態
センス用に付加されたトランジスタＭｌ、Ｍ２を有する
メモリセルの行列とプリチャージ回路ＰＲＩ〜ＰＲｏ＋
□。
書き込み回路ＷＲ１”−ＷＲｎ＋ｍ＋ と、状態センス
用のアンプＩＮＶ、ワード線ドライバＤＲＶを主要構成
要素としている。各メモリセルはビット線り側のノート
が０′で未予約状態、 Ｉｌ＋ で予約済状態を表わす
。各行は各時刻を表わしている。
用のアンプＩＮＶ、ワード線ドライバＤＲＶを主要構成
要素としている。各メモリセルはビット線り側のノート
が０′で未予約状態、 Ｉｌ＋ で予約済状態を表わす
。各行は各時刻を表わしている。
状態センスアンプＩＮＶの入力のヒツト線Ｈはプリチャ
ージ・トランジスタＭｐによって正電源■。、の電位に
プリチャージされ、その行のメモリ・セルのトランジス
タＭ１．Ｍ２がオフのときにのみその電位を保持する。
ージ・トランジスタＭｐによって正電源■。、の電位に
プリチャージされ、その行のメモリ・セルのトランジス
タＭ１．Ｍ２がオフのときにのみその電位を保持する。
すなわち、ビットマツプ入力が“１°で、Ｍ２のゲート
に接続されたセレクト線ＳＥＬがクロックＣＫによって
１゛になると、メモリセルの内容がＩｌ＋の場合にはト
ランジスタＭ１もオンしているために、プリチャージさ
れていた電荷がＭｌ、Ｍ２な介して負電源ＶＳＳに抜け
る。この動作により、パケット送出要求のあった入回線
・出回線のベアが両方ともに空状態である行のヒツト信
号ＨＩＴｉ （ｉ＝ｌ−４’）がアクティブ（“０′
）となる。当然複数の行のヒツト信号がアクティブとな
ることが考えられるが、このうちの１行だけ例えば行り
が後述の送出時刻決定回路ＤＥＴで選択され、行りの書
き替え信号ＷＤｈが半クロツク周期後にアクティブとな
る。
に接続されたセレクト線ＳＥＬがクロックＣＫによって
１゛になると、メモリセルの内容がＩｌ＋の場合にはト
ランジスタＭ１もオンしているために、プリチャージさ
れていた電荷がＭｌ、Ｍ２な介して負電源ＶＳＳに抜け
る。この動作により、パケット送出要求のあった入回線
・出回線のベアが両方ともに空状態である行のヒツト信
号ＨＩＴｉ （ｉ＝ｌ−４’）がアクティブ（“０′
）となる。当然複数の行のヒツト信号がアクティブとな
ることが考えられるが、このうちの１行だけ例えば行り
が後述の送出時刻決定回路ＤＥＴで選択され、行りの書
き替え信号ＷＤｈが半クロツク周期後にアクティブとな
る。
このとき、ヒツトマツプ入力が１１１ であった列の書
き込みバッファだけが°ｌ′書き込み状態になるように
書き込み回路ＷＲｉは構成されており、メモリの状態が
０′からｌ°へ、すなわち空状態から予約済状態へと変
わる。以上の動作から判るように、このスケジュール装
置は、各時刻での入・出回線の空き状態をプリチャージ
回路を用いたワイヤード論理回路によりセンスし、かつ
複数の時刻（行）からさらに１つの時刻（行）を選び出
すことをハードウェアで実現している。第８図の送出時
刻決定回路は、現時刻表示信号ＴＯＰから現時刻に相当
する行を示す信号ＴＯＰ ｉをデコードするテコーグＤ
ＥＣと、排他的にヒツト信号ＨＩ Ｔ ｉを選択する排
他回路ＥＸｉ （ｉ＝１〜で）から構成される。ＴＯ
Ｐ ｉがアクティブ（’Ｏ’ ）になっている行は、現
時刻を表わす行てあり魚条件にＨＩＴｉ信号な獲得し、
ＷＤｉ信号をアクティブにすることができる。その行の
ＨＩ Ｔ ｉ信号がｌ゛ならば巡回的に優先権を信号ｔ
ｉを通じて下位の行に伝えていくが、この優先権の伝搬
はＨＩＴｈ信号がアクティブになっている行りで終わり
、信号ｔｈはＩ° となる。このようにして複数の行の
中から現時刻に最も近い行のＨＩ Ｔ ｉ信号が選択さ
れ、その行の信号ＧＥＴｈ。
き込みバッファだけが°ｌ′書き込み状態になるように
書き込み回路ＷＲｉは構成されており、メモリの状態が
０′からｌ°へ、すなわち空状態から予約済状態へと変
わる。以上の動作から判るように、このスケジュール装
置は、各時刻での入・出回線の空き状態をプリチャージ
回路を用いたワイヤード論理回路によりセンスし、かつ
複数の時刻（行）からさらに１つの時刻（行）を選び出
すことをハードウェアで実現している。第８図の送出時
刻決定回路は、現時刻表示信号ＴＯＰから現時刻に相当
する行を示す信号ＴＯＰ ｉをデコードするテコーグＤ
ＥＣと、排他的にヒツト信号ＨＩ Ｔ ｉを選択する排
他回路ＥＸｉ （ｉ＝１〜で）から構成される。ＴＯ
Ｐ ｉがアクティブ（’Ｏ’ ）になっている行は、現
時刻を表わす行てあり魚条件にＨＩＴｉ信号な獲得し、
ＷＤｉ信号をアクティブにすることができる。その行の
ＨＩ Ｔ ｉ信号がｌ゛ならば巡回的に優先権を信号ｔ
ｉを通じて下位の行に伝えていくが、この優先権の伝搬
はＨＩＴｈ信号がアクティブになっている行りで終わり
、信号ｔｈはＩ° となる。このようにして複数の行の
中から現時刻に最も近い行のＨＩ Ｔ ｉ信号が選択さ
れ、その行の信号ＧＥＴｈ。
ＷＤｈがアクティブとなる。アクティブになった信号Ｇ
ＥＴｈは第６図のエンコーダＥＮＣによってエンコード
されるが、このままでは、スケジュール・メモリの最上
位行からの行数（この場合はｈ）を表わす値でしかない
。そこで、この値を現時刻表示信号ＴＯＰの値で減算し
、現時刻からの相対時刻、つまり遅延値としてパケット
送出時刻返送バスへと送出される。
ＥＴｈは第６図のエンコーダＥＮＣによってエンコード
されるが、このままでは、スケジュール・メモリの最上
位行からの行数（この場合はｈ）を表わす値でしかない
。そこで、この値を現時刻表示信号ＴＯＰの値で減算し
、現時刻からの相対時刻、つまり遅延値としてパケット
送出時刻返送バスへと送出される。
以上のスケジュール動作は第９図に示すようにパケット
・バッファ２０１〜２０ｎに対して連続して行なわれる
。六回線数ｎ＝出回線数ｍ＝３２、及び１＝３２であれ
ばクロックＣＫの周波数２０ＭＨｚで動作する回路が１
．２μｍルールＣＭＯＳ回路で実現できることを回路シ
ミュレーションにより確認した。
・バッファ２０１〜２０ｎに対して連続して行なわれる
。六回線数ｎ＝出回線数ｍ＝３２、及び１＝３２であれ
ばクロックＣＫの周波数２０ＭＨｚで動作する回路が１
．２μｍルールＣＭＯＳ回路で実現できることを回路シ
ミュレーションにより確認した。
タイム・スロット・スケジュール装置の動作でもう１つ
重要なのは、スケジュール・メモリＳＭＥＭの更新であ
る。現時刻表示信号ＴＯＰがインクリメントされ、時刻
が１つ進むと、今まで「現時刻」としていた行の内容を
更新しておく必要がある。一般的にはその行の全てのメ
モリセルに０゛を書けば、新しい現時刻からｒｌタイム
スロット後は全て未予約状態となるが、あらかじめ特定
の出回線への出力パケットの流量を制限しておく場合な
どのために、書き込み入力Ｄ１〜Ｄｎ＋□を設ける。つ
まり、Ｄ１〜Ｄｏ十。に所望のヒツト・マツプを与え、
ＵＰＤＡＴＥ信号がアクティブとなる時にテーブルの更
新（時刻の更新）がなされ、次のスケジュールの準備が
備う。書き込みの回路は通常のメモリと同様にまずビッ
ト線り、Ｄをプリチャージし書き込みバッファでビット
線り、Ｄを駆動し、ワード線Ｗをイネーブルすることで
行なわれるが、書き込む行がＴＯＰで示される行と決ま
っているため、いわゆるアドレスデコーダは不要である
。
重要なのは、スケジュール・メモリＳＭＥＭの更新であ
る。現時刻表示信号ＴＯＰがインクリメントされ、時刻
が１つ進むと、今まで「現時刻」としていた行の内容を
更新しておく必要がある。一般的にはその行の全てのメ
モリセルに０゛を書けば、新しい現時刻からｒｌタイム
スロット後は全て未予約状態となるが、あらかじめ特定
の出回線への出力パケットの流量を制限しておく場合な
どのために、書き込み入力Ｄ１〜Ｄｎ＋□を設ける。つ
まり、Ｄ１〜Ｄｏ十。に所望のヒツト・マツプを与え、
ＵＰＤＡＴＥ信号がアクティブとなる時にテーブルの更
新（時刻の更新）がなされ、次のスケジュールの準備が
備う。書き込みの回路は通常のメモリと同様にまずビッ
ト線り、Ｄをプリチャージし書き込みバッファでビット
線り、Ｄを駆動し、ワード線Ｗをイネーブルすることで
行なわれるが、書き込む行がＴＯＰで示される行と決ま
っているため、いわゆるアドレスデコーダは不要である
。
以上に述べたパケット・スイッチは、パケットがパケッ
ト・バッファに到着した時点で出回線へと出力できる最
小時刻を求めているので、前に到着して出回線待ちとな
っているパケットによる影響が非常に小さいという効果
がある。これは、出回線がランダムであるパケットのラ
ンダム到着（いわゆるＭ／Ｄ／１到着）を仮定した負荷
特性のシミュレーション結果（第１０図）より明らかで
ある。従来例における最大出線負荷０．８５以上までパ
ケットを交換することができる。なお、平均遅延が無限
大となる収束値としては出線負荷０．９９以上であるこ
とを確認した。
ト・バッファに到着した時点で出回線へと出力できる最
小時刻を求めているので、前に到着して出回線待ちとな
っているパケットによる影響が非常に小さいという効果
がある。これは、出回線がランダムであるパケットのラ
ンダム到着（いわゆるＭ／Ｄ／１到着）を仮定した負荷
特性のシミュレーション結果（第１０図）より明らかで
ある。従来例における最大出線負荷０．８５以上までパ
ケットを交換することができる。なお、平均遅延が無限
大となる収束値としては出線負荷０．９９以上であるこ
とを確認した。
第１図は本発明のパケット・スイッチの一実施例のブロ
ック図、第２図はパケット・フォーマットの一例、第３
図は本発明のパケット・バッファの一実施例の概念図、
第４図は本発明のパケット・バッファの一実施例の回路
図、第５図は第４図の回路の動作タイム・チャート、第
６図は本発明のタイム・スロット・スケジュール装置の
一実施例の回路図、第７図は第６図に示したスケジュル
・メモリの回路図、第８図は第６図に示した送出時刻決
定回路の回路図、第９図は第６図〜第８図に示した回路
の動作タイム・チャート、第１０図は本発明のパケット
・スイッチの負荷特性を表わすグラフ、第１１図は従来
のパケット・スイッチの一例のブロック図 である。 １０１〜１０ｎ・・・・・・入回線、２０１〜２０ｎ・
・・・・・パケット・バッファ、３０１〜３０ｎ・・・
・・・内部リンク、４・・・・・・空間スイッチ、５０
１〜５０ｍ・・・・・・出回線、６・・・・・・パケッ
ト送出要求バス、６０１〜６０ｎ・・・・・・パケット
送出要求信号線、７・・・・・・パケット送出時刻返送
バス、７０１〜７０ｎ・・・・・・調停結果報告信号線
、８・・・・・・競合調停装置、９・・・・・・タイム
・スロット・スケジュール装置、ＢＵＦ １ 。 ＢＵＦ２・・・・・・デュアルポー）ＲＡＭ、ＣＮＴ。 ＣＮＴｌ、ＣＮＴ２．ＣＮＴ３．ＣＮＴ４゜ＣＮＴ５・
・・・・・カウンタ、ＡＤＤ・・・・・・加算器、ＳＵ
Ｂ・・・・・・減算器、ＩＮＦＩ、ｌＮＦ２・・・・・
・バス・インタフェース回路、ＲＥＧＩ・・・・・・レ
ジスタ、ＤＥＣ，ＤＥＣＩ、ＤＥＣ２・・・・・・デコ
ーダ、ＥＮＣ……エンコーダ。
ック図、第２図はパケット・フォーマットの一例、第３
図は本発明のパケット・バッファの一実施例の概念図、
第４図は本発明のパケット・バッファの一実施例の回路
図、第５図は第４図の回路の動作タイム・チャート、第
６図は本発明のタイム・スロット・スケジュール装置の
一実施例の回路図、第７図は第６図に示したスケジュル
・メモリの回路図、第８図は第６図に示した送出時刻決
定回路の回路図、第９図は第６図〜第８図に示した回路
の動作タイム・チャート、第１０図は本発明のパケット
・スイッチの負荷特性を表わすグラフ、第１１図は従来
のパケット・スイッチの一例のブロック図 である。 １０１〜１０ｎ・・・・・・入回線、２０１〜２０ｎ・
・・・・・パケット・バッファ、３０１〜３０ｎ・・・
・・・内部リンク、４・・・・・・空間スイッチ、５０
１〜５０ｍ・・・・・・出回線、６・・・・・・パケッ
ト送出要求バス、６０１〜６０ｎ・・・・・・パケット
送出要求信号線、７・・・・・・パケット送出時刻返送
バス、７０１〜７０ｎ・・・・・・調停結果報告信号線
、８・・・・・・競合調停装置、９・・・・・・タイム
・スロット・スケジュール装置、ＢＵＦ １ 。 ＢＵＦ２・・・・・・デュアルポー）ＲＡＭ、ＣＮＴ。 ＣＮＴｌ、ＣＮＴ２．ＣＮＴ３．ＣＮＴ４゜ＣＮＴ５・
・・・・・カウンタ、ＡＤＤ・・・・・・加算器、ＳＵ
Ｂ・・・・・・減算器、ＩＮＦＩ、ｌＮＦ２・・・・・
・バス・インタフェース回路、ＲＥＧＩ・・・・・・レ
ジスタ、ＤＥＣ，ＤＥＣＩ、ＤＥＣ２・・・・・・デコ
ーダ、ＥＮＣ……エンコーダ。
Claims (4)
- （１）複数の入回線から入力されてくるパケットを一時
蓄積する複数のパケット・バッファと、該複数のパケッ
ト・バッファから複数の出回線への経路が前記パケット
に付加されているルーティング情報に基づき設定される
空間スイッチ２を有するパケット・スイッチにおいて、
前記パケットを前記パケット・バッファから前記空間ス
イッチに送出するパケット・タイム・スロットを決定す
るタイム・スロット・スケジュール装置を設け、該タイ
ム・スロット・スケジュール装置は、前記パケット・バ
ッファから出回線への経路の予約状態を保持する手段と
、前記パケット・バッファからのパケット送出要求を受
けつけた時刻以降で該経路が未予約であるもっとも若い
時刻を決定し、該時刻の該経路を予約済状態とする手段
とを有し、前記パケット・バッファは、入回線からのパ
ケット到着時に該パケットの送出要求を前記タイム・ス
ロット・スケジュール装置に送出し、該タイム・スロッ
ト・スケジュール装置から与えられる時刻に該パケット
を送出する手段を有することを特徴とするパケット・ス
イッチ。 - （２）パケット・スイッチのためタイム・スロット・ス
ケジュール装置であって、ｋケの資源の現時刻ｔ＿１か
ら未来時刻ｔ＿ｌまでのｌタイム・スロットの予約状態
を予約済、未予約の２状態で表わすｋ行ｌ列の記憶単位
の行列と、該行列の各記憶単位の状態の変更手段と、各
行の記憶単位の中で資源使用要求信号が入力された列の
記憶単位が全て未予約状態か、否かを各行毎に判定する
手段と、全て未予約状態と判定された複数の行の中から
、現時刻ｔ＿１に最も近い時刻ｔ＿ｋでの予約状態を表
わす行を選択する手段と、該時刻ｔ＿ｋでの予約状態を
表わす行の、資源使用要求信号が入力された列の記憶単
位の状態を全て予約済状態とする手段とを備えることを
特徴とするタイム・スロット・スケジュール装置。 - （３）前記予約状態を表わす記憶単位がＭＯＳトランジ
スタで構成され、前記記憶単位が全て未予約状態か否か
を各行毎に判定する手段が、プリチャージ方式を用いた
ワイヤード論理回路で構成されることを特徴とする特許
請求の範囲第２項記載のタイム・スロット・スケジュー
ル装置。 - （４）パケット・スイッチのためのパケット・バッファ
であって、パケット・格納用メモリとそのアドレスを格
納する制御メモリ２を有し、さらに、該パケット・メモ
リへの入出力をシーケンシャル・イン、ランダム・アウ
トで制御する手段と、該制御メモリへの入出力をランダ
ム・イン、シーケンシャル・アウトで制御する手段とを
備え、該制御メモリの書き込みアドレスは読み出しアド
レスと外部より与えられる遅延値との加算値であり、書
き込まれる内容は前記パケット・メモリの書き込みアド
レスであり、前記制御メモリの出力が、前記パケット・
メモリの出力アドレスであることを特徴とするパケット
・バッファ。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32689589A JP2803262B2 (ja) | 1989-12-15 | 1989-12-15 | パケット・スイッチ |
| US07/624,556 US5130975A (en) | 1989-12-15 | 1990-12-10 | Dual port memory buffers and a time slot scheduler for an atm space division switching system |
| EP90124239A EP0432800B1 (en) | 1989-12-15 | 1990-12-14 | High-speed asynchronous transfer mode packet switching network system having time slot scheduling unit |
| DE69031300T DE69031300T2 (de) | 1989-12-15 | 1990-12-14 | Schnelles Paketvermittlungsnetzwerksystem des ATM-Typs (asynchronous transfer mode) mit einer Einheit für die Zuteilung von Zeitschlitzen |
| CN90106059A CN1017861B (zh) | 1989-12-15 | 1990-12-15 | 具有时隙调度装置的高速异步传送方式包交换网络系统 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32689589A JP2803262B2 (ja) | 1989-12-15 | 1989-12-15 | パケット・スイッチ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03187547A true JPH03187547A (ja) | 1991-08-15 |
| JP2803262B2 JP2803262B2 (ja) | 1998-09-24 |
Family
ID=18192946
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32689589A Expired - Lifetime JP2803262B2 (ja) | 1989-12-15 | 1989-12-15 | パケット・スイッチ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5130975A (ja) |
| EP (1) | EP0432800B1 (ja) |
| JP (1) | JP2803262B2 (ja) |
| CN (1) | CN1017861B (ja) |
| DE (1) | DE69031300T2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH077508A (ja) * | 1993-01-07 | 1995-01-10 | Alcatel Nv | 非同期化装置およびその使用法 |
| US5881065A (en) * | 1995-10-04 | 1999-03-09 | Ultra-High Speed Network And Computer Technology Laboratories | Data transfer switch for transferring data of an arbitrary length on the basis of transfer destination |
| US6704321B1 (en) | 1998-03-06 | 2004-03-09 | Nec Corporation | Traffic shaper |
Families Citing this family (77)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2572292B2 (ja) * | 1990-05-14 | 1997-01-16 | 株式会社小松製作所 | 非同期データ伝送装置 |
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| JP3679813B2 (ja) * | 1991-07-22 | 2005-08-03 | 株式会社日立製作所 | 並列計算機 |
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| US5383181A (en) * | 1991-10-31 | 1995-01-17 | Nec Corporation | Packet switching system capable of reducing a delay time for each packet |
| JP2751698B2 (ja) * | 1991-12-13 | 1998-05-18 | 日本電気株式会社 | 自己ルーチングスイッチ回路 |
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