JP5691555B2 - 相互結合網制御システム、相互結合網制御方法 - Google Patents
相互結合網制御システム、相互結合網制御方法 Download PDFInfo
- Publication number
- JP5691555B2 JP5691555B2 JP2011012704A JP2011012704A JP5691555B2 JP 5691555 B2 JP5691555 B2 JP 5691555B2 JP 2011012704 A JP2011012704 A JP 2011012704A JP 2011012704 A JP2011012704 A JP 2011012704A JP 5691555 B2 JP5691555 B2 JP 5691555B2
- Authority
- JP
- Japan
- Prior art keywords
- information
- order
- read
- buffer
- control unit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000000034 method Methods 0.000 title claims description 22
- 239000000872 buffer Substances 0.000 claims description 79
- 230000006870 function Effects 0.000 description 5
- 230000015556 catabolic process Effects 0.000 description 4
- 238000006731 degradation reaction Methods 0.000 description 4
- 230000001174 ascending effect Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- WSFSSNUMVMOOMR-UHFFFAOYSA-N formaldehyde Substances O=C WSFSSNUMVMOOMR-UHFFFAOYSA-N 0.000 description 3
- 239000012536 storage buffer Substances 0.000 description 3
- 238000013500 data storage Methods 0.000 description 2
- 230000010365 information processing Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
Images
Landscapes
- Advance Control (AREA)
- Multi Processors (AREA)
- Complex Calculations (AREA)
- Bus Control (AREA)
Description
はじめに、図1を用いて、本発明の実施の形態1にかかる相互結合網制御システムの構成を説明する。101〜116はキューである。301〜316は順序保証バッファ、4は順序情報制御部、5は読出制御部である。
つぎに、図3を用いて、本発明の実施の形態2にかかる相互結合網制御システムの構成を説明する。
なお、本発明はこの実施形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。
複数の入力ポートと複数の出力ポートとを有し、該入力ポートから入力された情報を該情報の出力先である出力ポートに出力する相互結合網と、該入力ポートに入力される情報に対し、該情報の出力先である出力ポート毎に、該情報の読出順序を定める順序情報を付与する順序情報制御部と、該出力ポートから出力された情報を蓄積する順序保証バッファと、該順序保証バッファに蓄積された情報を、該順序情報により定められる順序にしたがって読出す読出制御部とを有する、相互結合網制御システム。
前記順序保証バッファは、前記順序情報と所定の格納ルールに基づいて一意に定められる格納位置に前記情報を格納し、前記読出制御部は、該格納ルールに基づいて定められる格納位置の読出順序にしたがって、読出すべき情報を決定する、付記1に記載の相互結合網制御システム。
前記読出制御部は、前記順序保証バッファに格納されている前記情報の前記順序情報を参照し、該順序情報と所定の読出ルールとに基づいて読出すべき情報を決定する、付記1に記載の相互結合網制御システム。
前記読出制御部は、読出すべき情報が前記順序保証バッファに書き込まれている場合にのみ情報を読出す、付記1−3いずれかに記載の相互結合網制御システム。
前記順序情報制御部は、付与済の順序情報の数が、前記順序保証バッファに格納すべき情報の数として定められるしきい値以下である場合に順序情報を付与し、該順序保証バッファから情報が読みだされたときに、付与済の順序情報の数を減ずる、付記1−4いずれかに記載の相互結合網制御システム。
前記順序保証バッファ又は読出制御部は、該順序保証バッファから情報が読出されたことを順序情報制御部に通知する、請求項6に記載の相互結合網制御システム。
相互結合網に入力される情報に対し、該情報の出力先毎に、該情報の読出順序を定める順序情報を付与するステップと、該出力先から出力された該情報を順序保証バッファに蓄積するステップと、該順序保証バッファに蓄積された情報を、該順序情報により定められる順序にしたがって読出すステップとを有する、相互結合網制御方法。
前記蓄積するステップでは、前記順序情報と所定の格納ルールとに基づいて一意に定められる格納位置に前記情報を格納し、前記読出すステップでは、該格納ルールに基づいて定められる格納位置の読出順序にしたがって、読出すべき情報を決定する、付記7に記載の相互結合網制御方法。
前記読出すステップでは、前記順序保証バッファに格納されている前記情報の前記順序情報を参照し、該順序情報と所定の読出ルールとに基づいて読出すべき情報を決定する、付記7に記載の相互結合網制御方法。
前記読出すステップでは、読出すべき情報が前記順序保証バッファに書き込まれている場合にのみ情報を読出す、付記7−9いずれかに記載の相互結合網制御方法。
前記付与するステップでは、付与済の順序情報の数が、前記順序保証バッファに格納すべき情報の数として定められるしきい値以下である場合に順序情報を付与し、該順序保証バッファから情報が読みだされたときに、付与済の順序情報の数を減ずる、付記7−10いずれかに記載の相互結合網制御方法。
前記読出すステップでは、該順序保証バッファから情報が読出されたことを順序情報制御部に通知する、付記11に記載の相互結合網制御方法。
2 クロスバ
3 順序保証バッファ
4 順序情報制御部
5 読出制御部
6 リクエスタ
7 調停制御部
8 メモリポート
Claims (10)
- 複数の入力ポートと複数の出力ポートとを有し、該入力ポートから入力された情報を該情報の出力先である出力ポートに出力する相互結合網と、
該入力ポートに入力される情報に対し、該情報の出力先である出力ポート毎に、該情報の読出順序を定める順序情報を付与する順序情報制御部と、
該出力ポートから出力された情報を蓄積する順序保証バッファと、
該順序保証バッファに蓄積された情報を、該順序情報により定められる順序にしたがって読出す読出制御部とを有し、
前記読出制御部は、次に読出すべき情報が前記順序保証バッファに書き込まれている場合にのみ情報を読出し、
次に読出すべき情報が前記順序保証バッファに書き込まれていない場合であって、かつ前記順序保証バッファに格納されている情報の数が、前記順序保証バッファに格納すべき情報の数として定められるしきい値を超える場合に、前記順序情報制御部による前記順序情報の付与を制限する
相互結合網制御システム。 - 前記順序保証バッファは、前記順序情報と所定の格納ルールに基づいて一意に定められる格納位置に前記情報を格納し、
前記読出制御部は、該格納ルールに基づいて定められる格納位置の読出順序にしたがって、読出すべき情報を決定する、
請求項1に記載の相互結合網制御システム。 - 前記読出制御部は、前記順序保証バッファに格納されている前記情報の前記順序情報を参照し、該順序情報と所定の読出ルールとに基づいて読出すべき情報を決定する、
請求項1に記載の相互結合網制御システム。 - 前記順序情報制御部は、付与済の順序情報の数が、前記順序保証バッファに格納すべき情報の数として定められるしきい値以下である場合に順序情報を付与し、該順序保証バッファから情報が読みだされたときに、付与済の順序情報の数を減ずる、
請求項1−3いずれかに記載の相互結合網制御システム。 - 前記読出制御部は、次に読出すべき情報が前記順序保証バッファに書き込まれているか否かを示すValid情報を使用する
請求項1−4いずれかに記載の相互結合網制御システム。 - 相互結合網に入力される情報に対し、該情報の出力先毎に、該情報の読出順序を定める順序情報を付与するステップと、
該出力先から出力された該情報を順序保証バッファに蓄積するステップと、
該順序保証バッファに蓄積された情報を、該順序情報により定められる順序にしたがって読出すステップとを有し、
前記読出すステップでは、次に読出すべき情報が前記順序保証バッファに書き込まれている場合にのみ情報を読出し、
次に読出すべき情報が前記順序保証バッファに書き込まれていない場合であって、かつ前記順序保証バッファに格納されている情報の数が、前記順序保証バッファに格納すべき情報の数として定められるしきい値を超える場合に、前記順序情報を付与するステップにおける前記順序情報の付与を制限する
相互結合網制御方法。 - 前記蓄積するステップでは、前記順序情報と所定の格納ルールとに基づいて一意に定められる格納位置に前記情報を格納し、
前記読出すステップでは、該格納ルールに基づいて定められる格納位置の読出順序にしたがって、読出すべき情報を決定する、
請求項6に記載の相互結合網制御方法。 - 前記読出すステップでは、前記順序保証バッファに格納されている前記情報の前記順序情報を参照し、該順序情報と所定の読出ルールとに基づいて読出すべき情報を決定する、
請求項6に記載の相互結合網制御方法。 - 前記付与するステップでは、付与済の順序情報の数が、前記順序保証バッファに格納すべき情報の数として定められるしきい値以下である場合に順序情報を付与し、該順序保証バッファから情報が読みだされたときに、付与済の順序情報の数を減ずる、
請求項6−8いずれかに記載の相互結合網制御方法。 - 前記読出すステップでは、次に読出すべき情報が前記順序保証バッファに書き込まれているか否かを示すValid情報を使用する
請求項6−9いずれかに記載の相互結合網制御方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011012704A JP5691555B2 (ja) | 2011-01-25 | 2011-01-25 | 相互結合網制御システム、相互結合網制御方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011012704A JP5691555B2 (ja) | 2011-01-25 | 2011-01-25 | 相互結合網制御システム、相互結合網制御方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2012155440A JP2012155440A (ja) | 2012-08-16 |
JP5691555B2 true JP5691555B2 (ja) | 2015-04-01 |
Family
ID=46837130
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011012704A Active JP5691555B2 (ja) | 2011-01-25 | 2011-01-25 | 相互結合網制御システム、相互結合網制御方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5691555B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6405255B2 (ja) * | 2015-02-05 | 2018-10-17 | 株式会社日立製作所 | 通信システム、キュー管理サーバ、及び、通信方法 |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH066370A (ja) * | 1992-06-18 | 1994-01-14 | Hitachi Ltd | パケットスイッチングシステム |
JP2644185B2 (ja) * | 1994-06-27 | 1997-08-25 | 甲府日本電気株式会社 | データ処理装置 |
JP2878256B1 (ja) * | 1998-02-13 | 1999-04-05 | 甲府日本電気株式会社 | ベクトル処理装置 |
US7016365B1 (en) * | 2000-03-31 | 2006-03-21 | Intel Corporation | Switching fabric including a plurality of crossbar sections |
JP4489308B2 (ja) * | 2001-01-05 | 2010-06-23 | 富士通株式会社 | パケットスイッチ |
JP2005045626A (ja) * | 2003-07-24 | 2005-02-17 | Nec Engineering Ltd | データ転送システム及びそれに用いるマルチキャスト転送方法 |
JP4316349B2 (ja) * | 2003-10-27 | 2009-08-19 | 富士通株式会社 | パケット転送経路制御装置および制御プログラム |
JP2008252753A (ja) * | 2007-03-30 | 2008-10-16 | Nec Corp | セル処理装置、セルのスイッチ処理方法 |
-
2011
- 2011-01-25 JP JP2011012704A patent/JP5691555B2/ja active Active
Also Published As
Publication number | Publication date |
---|---|
JP2012155440A (ja) | 2012-08-16 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US8364864B2 (en) | Multi-bank queuing architecture for higher bandwidth on-chip memory buffer | |
JP2803262B2 (ja) | パケット・スイッチ | |
US9608940B2 (en) | Ultra low latency network buffer storage | |
CN100531125C (zh) | 在交换结构网络中仲裁虚拟信道传输队列 | |
JP4894670B2 (ja) | スイッチの出力キュー構造をバイパスする方法、論理装置及びシステム | |
TWI655575B (zh) | 用於使資料元件列表能夠有高讀取率之系統及方法 | |
JP2002508100A (ja) | 異なるデータ転送速度での共用メモリへのアクセスを制御するパケット・ルーティング・スイッチ | |
CN103023669B (zh) | 基于交换网络的一种广播调度方法 | |
KR100321784B1 (ko) | 중재 지연 내성의 분산형 입력 버퍼 스위치 시스템 및그를 이용한 입력 데이터 처리 방법 | |
TWI720926B (zh) | 網路裝置、用於網路裝置之記憶體系統及操作網路裝置之方法 | |
WO2024082747A1 (zh) | 具有缓存的路由器、路由交换网络系统、芯片及路由方法 | |
JP5691555B2 (ja) | 相互結合網制御システム、相互結合網制御方法 | |
JP4687925B2 (ja) | 優先調停システム及び優先調停方法 | |
CN107835134B (zh) | 应用于以太网交换芯片的端口访问仲裁方法及装置 | |
JP5694064B2 (ja) | ルータおよび転送方法 | |
US7639704B2 (en) | Message switching system | |
JP2009251652A (ja) | マルチコアシステム | |
JP2015069345A (ja) | 情報処理装置,データ転送装置,およびデータ転送方法 | |
JP5615764B2 (ja) | パケットスイッチ及びパケットスケジューリング方法 | |
JP5428653B2 (ja) | メモリアクセス処理装置及び方法 | |
US8073999B2 (en) | Data input-output control apparatus | |
JP5691419B2 (ja) | 要求転送装置及び要求転送方法 | |
CN117135107B (zh) | 一种网络通信拓扑系统、路由方法、设备及介质 | |
US20240163222A1 (en) | Virtual Channel Buffer Bypass | |
Wang et al. | Memory subsystems in high-end routers |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20131212 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20140825 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20140902 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20141028 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20150106 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20150119 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5691555 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |