JPH01114140A - 回線交換方式 - Google Patents
回線交換方式Info
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- JPH01114140A JPH01114140A JP62271229A JP27122987A JPH01114140A JP H01114140 A JPH01114140 A JP H01114140A JP 62271229 A JP62271229 A JP 62271229A JP 27122987 A JP27122987 A JP 27122987A JP H01114140 A JPH01114140 A JP H01114140A
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- circuit
- highway
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- time slot
- control circuit
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- Granted
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- 239000000872 buffer Substances 0.000 claims abstract description 55
- 230000005540 biological transmission Effects 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 10
- 238000004891 communication Methods 0.000 description 3
- 238000001514 detection method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 101150114751 SEM1 gene Proteins 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000012827 research and development Methods 0.000 description 1
Landscapes
- Data Exchanges In Wide-Area Networks (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、回線交換網の交換方式、特にセルフルーティ
ング型の高速回線交換方式に関する。
ング型の高速回線交換方式に関する。
交換システムにおいては、交換制御の高速性、制御の簡
単化をはかるために、セルフルーティング（自己経路選
択）型の交換方式の研究開発が進められている。代表的
なものとして、文献り、Ｔ。
単化をはかるために、セルフルーティング（自己経路選
択）型の交換方式の研究開発が進められている。代表的
なものとして、文献り、Ｔ。
Ｗｕ ａｎｄ Ｎ、Ｃ，Ｈａｕｎｇ＋ ”５ｙｎｃｈ
ｒｏｎｏｕｓ Ｗｉｄｅｂａｎｄ Ｎｅｔｗｏｒｋ−Ａ
ｎ Ｔｎｔｅｒｏｆｆｉｃｅ Ｆａｃｉｌｉｔｙ Ｈｕ
ｂｂｉｎｇ Ｎｅｔｗｏｒｋ”Ｚｕｒｉｃｈ Ｓｅｍ１
ｎａｒ、 １９８６に記載のＢａｃｈｅｒ−Ｂａｎｙａ
ｎ型のスイッチを用いた交換システムがある。この交換
システムの構成を第８図に示しており、第８図の如く、
空間スイッチ５０には、それぞれ複数の入りハイウェイ
５１．５２． ・・・、出ハイウェイ５４゜・・・が
接続される。
ｒｏｎｏｕｓ Ｗｉｄｅｂａｎｄ Ｎｅｔｗｏｒｋ−Ａ
ｎ Ｔｎｔｅｒｏｆｆｉｃｅ Ｆａｃｉｌｉｔｙ Ｈｕ
ｂｂｉｎｇ Ｎｅｔｗｏｒｋ”Ｚｕｒｉｃｈ Ｓｅｍ１
ｎａｒ、 １９８６に記載のＢａｃｈｅｒ−Ｂａｎｙａ
ｎ型のスイッチを用いた交換システムがある。この交換
システムの構成を第８図に示しており、第８図の如く、
空間スイッチ５０には、それぞれ複数の入りハイウェイ
５１．５２． ・・・、出ハイウェイ５４゜・・・が
接続される。
ところで、上述したシステムは、空間スイッチ部をＢａ
ｔｃｈｅｒ−Ｂａｎｙａｎ型セルフ−ルーティングスイ
ッチにしたものであるが、例えば、入りハイウェイ５１
．５２の同じタイムスロット番号の出ハイウェイ５４へ
の回線交換チャンネルが多重されていると空間スイッチ
５０内で衝突が生じるという問題点がある。従って、空
間スイッチ５０内での衝突を回避するために各入すハイ
ウエイの送信端に従来の回線交換方式と同様、時間スイ
ッチ５５を設ける必要がある。すなわち、回線設定情報
としてルーティング情報に加え時間スイッチの制御情報
が必要とされる。
ｔｃｈｅｒ−Ｂａｎｙａｎ型セルフ−ルーティングスイ
ッチにしたものであるが、例えば、入りハイウェイ５１
．５２の同じタイムスロット番号の出ハイウェイ５４へ
の回線交換チャンネルが多重されていると空間スイッチ
５０内で衝突が生じるという問題点がある。従って、空
間スイッチ５０内での衝突を回避するために各入すハイ
ウエイの送信端に従来の回線交換方式と同様、時間スイ
ッチ５５を設ける必要がある。すなわち、回線設定情報
としてルーティング情報に加え時間スイッチの制御情報
が必要とされる。
そこで、１つのルーティング情報で全てのルーティング
を行い、制御情報が少なくてすむ回線交換方式が切望さ
れていた。
を行い、制御情報が少なくてすむ回線交換方式が切望さ
れていた。
本発明の目的は、入り側に時間スイッチを設けることな
く、入側端子から出端子まで全てセルフルーティング型
にし制御情報を少なくすることのできる回線交換方式を
提供することにある。
く、入側端子から出端子まで全てセルフルーティング型
にし制御情報を少なくすることのできる回線交換方式を
提供することにある。
第１の発明は、入りハイウェイ及び出ハイウェイが格子
状に接続された回線交換網における回線交換方式であっ
て、 多重化フレームは複数のタイムスロットを有する複数の
サブフレームから成り、各フレームの先頭の一つあるい
は複数のサブフレームの各タイムスロットには各回線交
換チャンネルを特定するアドレス情報が書き込まれてお
り、 各格子点には、入りハイウェイ上の回線交換チャンネル
データを格納し出ハイウェイに読み出しを行うバッファ
回路、前記アドレス情報を検出し受信すべきタイムスロ
ット番号を１フレームの間記憶しそのタイムスロットの
前記回線交換チャンネルデータの前記バッファ回路への
書込みを制御する書込み制御回路、及び書き込まれた回
線交換チャンネル数を計数しその計数値の回線交換チャ
ンネルの出ハイウェイへの読み出しの制御を行う読み出
し制御回路を有し、 かつ、同一出ハイウェイに接続された前記バッファ回路
の間の読み出しの競合を制御する競合制御回路を備えた
ことを特徴としている。
状に接続された回線交換網における回線交換方式であっ
て、 多重化フレームは複数のタイムスロットを有する複数の
サブフレームから成り、各フレームの先頭の一つあるい
は複数のサブフレームの各タイムスロットには各回線交
換チャンネルを特定するアドレス情報が書き込まれてお
り、 各格子点には、入りハイウェイ上の回線交換チャンネル
データを格納し出ハイウェイに読み出しを行うバッファ
回路、前記アドレス情報を検出し受信すべきタイムスロ
ット番号を１フレームの間記憶しそのタイムスロットの
前記回線交換チャンネルデータの前記バッファ回路への
書込みを制御する書込み制御回路、及び書き込まれた回
線交換チャンネル数を計数しその計数値の回線交換チャ
ンネルの出ハイウェイへの読み出しの制御を行う読み出
し制御回路を有し、 かつ、同一出ハイウェイに接続された前記バッファ回路
の間の読み出しの競合を制御する競合制御回路を備えた
ことを特徴としている。
また、第２の発明は、入りハイウェイ及び出ハイウェイ
が格子状に接続された回線交換網における回線交換方式
であって、 多重化フレームは複数のタイムスロットを有する複数の
サブフレームから成り、各フレームの先頭の一つあるい
は複数のサブフレームの各タイムスロットには各回線交
換チャンネルを特定するアドレス情報が書き込まれてお
り、 前記入りハイウェイの送信端には、前記アドレス情報に
基づき受信格子点を特定するためのタイムスロット制御
メモリが設けられると共に、各格子点には、入りハイウ
ェイ上の回線交換チャンネルデークを格納し出ハイウェ
イへの読み出しを行うバッファ回路、前記タイムスロッ
ト制御メモリの制御出力に基づき前記回線交換チャンネ
ルデータの前記バッファ回路への書込みを制御する書込
み制御回路、及び書き込まれた回線交換チャンネル数を
計数しその計数値の回線交換チャンネルの出ハイウェイ
への読み出しの制御を行う読み出し制御回路を有し、 かつ、同一出ハイウェイに接続された前記バッファ回路
の間の読み出しの競合を制御する競合制御回路を備えた
ことを特徴としている。
が格子状に接続された回線交換網における回線交換方式
であって、 多重化フレームは複数のタイムスロットを有する複数の
サブフレームから成り、各フレームの先頭の一つあるい
は複数のサブフレームの各タイムスロットには各回線交
換チャンネルを特定するアドレス情報が書き込まれてお
り、 前記入りハイウェイの送信端には、前記アドレス情報に
基づき受信格子点を特定するためのタイムスロット制御
メモリが設けられると共に、各格子点には、入りハイウ
ェイ上の回線交換チャンネルデークを格納し出ハイウェ
イへの読み出しを行うバッファ回路、前記タイムスロッ
ト制御メモリの制御出力に基づき前記回線交換チャンネ
ルデータの前記バッファ回路への書込みを制御する書込
み制御回路、及び書き込まれた回線交換チャンネル数を
計数しその計数値の回線交換チャンネルの出ハイウェイ
への読み出しの制御を行う読み出し制御回路を有し、 かつ、同一出ハイウェイに接続された前記バッファ回路
の間の読み出しの競合を制御する競合制御回路を備えた
ことを特徴としている。
本各発明では、多重化フレームとして、複数のタイムス
ロットを有する複数のサブフレームとからなり、各フレ
ームの先頭の一つあるいは複数のサブフレームの各タイ
ムスロットには各回線交換チャンネルの出方路を示すア
ドレス情報、すなわち各回線交換チャンネルを特定する
アドレス情報が書き込まれた多重化フレームを用いる。
ロットを有する複数のサブフレームとからなり、各フレ
ームの先頭の一つあるいは複数のサブフレームの各タイ
ムスロットには各回線交換チャンネルの出方路を示すア
ドレス情報、すなわち各回線交換チャンネルを特定する
アドレス情報が書き込まれた多重化フレームを用いる。
格子状に接続される入りハイウェイと出ハイウェイの各
格子点に設けたバッファ回路、書込み制御回路及び読み
出し制御回路により、バッファ回路への書込み、出ハイ
ウェイへの多重が行われ、また、多重は同一ハイウェイ
に接続されたバッファ回路間のための競合制御回路によ
り衝突することなく行われる。
格子点に設けたバッファ回路、書込み制御回路及び読み
出し制御回路により、バッファ回路への書込み、出ハイ
ウェイへの多重が行われ、また、多重は同一ハイウェイ
に接続されたバッファ回路間のための競合制御回路によ
り衝突することなく行われる。
第１の発明では、各格子点においてアドレス検出が行わ
れるのに対し、第２の発明では、入りハイウェイの送信
端にアドレス情報に基づき受信格子点を特定するタイム
スロット制御メモリが設けられ、集中的に格子点回路の
受信制御が行われる。
れるのに対し、第２の発明では、入りハイウェイの送信
端にアドレス情報に基づき受信格子点を特定するタイム
スロット制御メモリが設けられ、集中的に格子点回路の
受信制御が行われる。
次に、本発明について図面を参照して説明する。
第１図〜第３図を用いて第１の発明の一実施例を説明す
る。
る。
まず、第２図は本各発明に従う交換方式に用いる回線交
換チャンネルの多重フレームの構成を示す図であり、各
フレームは複数のサブフレームに分割され、更に各サブ
フレームはタイムスロットからなる。サブフレームはル
ーティング情報Ｒ１用のものとユーザからの情報ＩＮＦ
Ｏ用のものがある。
換チャンネルの多重フレームの構成を示す図であり、各
フレームは複数のサブフレームに分割され、更に各サブ
フレームはタイムスロットからなる。サブフレームはル
ーティング情報Ｒ１用のものとユーザからの情報ＩＮＦ
Ｏ用のものがある。
第２図は、４つの回線交換チャンネル（ＣＨＩ〜４）が
多重されたフレームの例であり、各チャンネルのルーテ
ィング情報として１タイムスロツトしか使用していない
がこれは本発明を制限するものではない。
多重されたフレームの例であり、各チャンネルのルーテ
ィング情報として１タイムスロツトしか使用していない
がこれは本発明を制限するものではない。
第１図は本実施例の構成を示すブロック図、第３図は各
格子点回路の具体例を示すブロック図であり、回線交換
網は、第１図の場合は、３×３の格子型の交換網を形成
している。
格子点回路の具体例を示すブロック図であり、回線交換
網は、第１図の場合は、３×３の格子型の交換網を形成
している。
すなわち、入りハイウェイ１０１．２０１．３０１及び
出ハイウェイ１１０．１２０．１３０が格子状に３行、
３列に接続され、行方向に分配し列方向に多重する格子
状の回線交換網を形成している。
出ハイウェイ１１０．１２０．１３０が格子状に３行、
３列に接続され、行方向に分配し列方向に多重する格子
状の回線交換網を形成している。
第１図に示すように、入側の３つ送信バッファ１０、２
０．３０はそれぞれ分配用のハイウェイ１０１゜２０１
、３０１に接続され、出側の３つの受信バッファ１．２
．３はそれぞれ多重化用のハイウェイ１１０゜１２０、
１３０に接続され、各格子点には格子点回路１１゜１２
、１３．２１．２２．２３．３１．３２．３３が設けら
れている。各格子点回路、例えば、格子点回路１１．２
１はそれぞれ、バッファ１１１．２１１、書込み制御回
路１１２゜２１２及び読み出し制御回路１１３．２１３
とから構成される。また、ハイウェイ１１０．１２０．
１３０での多重制御起動するために、サブフレーム信号
回路４１゜４２、４３が設けられている。
０．３０はそれぞれ分配用のハイウェイ１０１゜２０１
、３０１に接続され、出側の３つの受信バッファ１．２
．３はそれぞれ多重化用のハイウェイ１１０゜１２０、
１３０に接続され、各格子点には格子点回路１１゜１２
、１３．２１．２２．２３．３１．３２．３３が設けら
れている。各格子点回路、例えば、格子点回路１１．２
１はそれぞれ、バッファ１１１．２１１、書込み制御回
路１１２゜２１２及び読み出し制御回路１１３．２１３
とから構成される。また、ハイウェイ１１０．１２０．
１３０での多重制御起動するために、サブフレーム信号
回路４１゜４２、４３が設けられている。
バッファ１１１．・・・は、入りハイウェイ１０１．・
・・上の、すなわち行方向のハイウェイ上の回線交換チ
ャンネルデータを格納し、出ハイウェイ１１０゜・・・
、すなわち列方面のハイウェイに読み出しを行う回路で
ある。
・・上の、すなわち行方向のハイウェイ上の回線交換チ
ャンネルデータを格納し、出ハイウェイ１１０゜・・・
、すなわち列方面のハイウェイに読み出しを行う回路で
ある。
書込み制御回路１１２．・・・は、第２図に示した多重
化フレームにおいて各フレームの先頭の一つあるいは複
数のサブフレームの各タイムスロットに書き込まれた各
回線交換チャンネルを特定するためのアドレス情報（各
回線交換チャンネルの出方路を示すアドレス情報）を検
出し、受信すべきタイムスロット番号を１フレームの間
記憶し、かかるタイムスロットの前記回線交換チャンネ
ルデータの前記バッファ１１１．・・・への書込みを制
御する回路であり、第３図に示すように、アドレスフィ
ルタ１１２−１． ・ ・ ・と制御メモリ１１２−
２゜・・・とで構成される。
化フレームにおいて各フレームの先頭の一つあるいは複
数のサブフレームの各タイムスロットに書き込まれた各
回線交換チャンネルを特定するためのアドレス情報（各
回線交換チャンネルの出方路を示すアドレス情報）を検
出し、受信すべきタイムスロット番号を１フレームの間
記憶し、かかるタイムスロットの前記回線交換チャンネ
ルデータの前記バッファ１１１．・・・への書込みを制
御する回路であり、第３図に示すように、アドレスフィ
ルタ１１２−１． ・ ・ ・と制御メモリ１１２−
２゜・・・とで構成される。
また、読み出し制御回路１１３．・・・は、書き込まれ
た回線交換チャンネル数を計数し、かかる計数値の数の
回線交換チャンネルの出ハイウェイ１１０゜・・・、す
なわち列方向のハイウェイへの読み出しの制御を行う回
路で、第３図に示すように、カウンタ１１３−１．
・・・とラッチ１１３−２． ・・・とカウンタ１１
３−３． ・・・とから構成される。
た回線交換チャンネル数を計数し、かかる計数値の数の
回線交換チャンネルの出ハイウェイ１１０゜・・・、す
なわち列方向のハイウェイへの読み出しの制御を行う回
路で、第３図に示すように、カウンタ１１３−１．
・・・とラッチ１１３−２． ・・・とカウンタ１１
３−３． ・・・とから構成される。
更に、各バッファ１１１１・・・は、同一出ハイウェイ
１１０．・・・、すなわち列方向の同一ハイウェイに接
続されており、各列毎に上述のサブフレーム信号回路４
１．４２．４３が設けられている。
１１０．・・・、すなわち列方向の同一ハイウェイに接
続されており、各列毎に上述のサブフレーム信号回路４
１．４２．４３が設けられている。
このように、本交換方式は、入りハイウェイ及び出ハイ
ウェイが格子状に接続された回線交換網における交換方
式であって、多重化フレー・ムは複数のタイムスロット
を有する複数のサブフレームとからなり、各フレームの
先頭の一つあるいは複数のサブフレームの各タイムスロ
ットには各回線交換チャンネルを特定するアドレス情報
が書き込まれ、各格子点には入りハイウェイ上の回線交
換チャンネルデータを格納し出ハイウェイに読み出しを
行うバッファと、前記アドレス情報を検出し受信すべき
タイムスロット番号を１フレームの間記憶しかかるタイ
ムスロットの前記回線交換チャンネルデータの前記バッ
ファへの書込みを制御する書込み制御回路と、書き込ま
れた回線交換チャンネル数を計数しかかる計数値の回線
交換チャンネルの出ハイウェイへの読み出しの制御を行
う読み出し制御回路とが設けられ、かつ同一出ハイウェ
イに接続されたバッファの間の読み出しの競合を制御す
る競合制御回路とを備えて構成される。
ウェイが格子状に接続された回線交換網における交換方
式であって、多重化フレー・ムは複数のタイムスロット
を有する複数のサブフレームとからなり、各フレームの
先頭の一つあるいは複数のサブフレームの各タイムスロ
ットには各回線交換チャンネルを特定するアドレス情報
が書き込まれ、各格子点には入りハイウェイ上の回線交
換チャンネルデータを格納し出ハイウェイに読み出しを
行うバッファと、前記アドレス情報を検出し受信すべき
タイムスロット番号を１フレームの間記憶しかかるタイ
ムスロットの前記回線交換チャンネルデータの前記バッ
ファへの書込みを制御する書込み制御回路と、書き込ま
れた回線交換チャンネル数を計数しかかる計数値の回線
交換チャンネルの出ハイウェイへの読み出しの制御を行
う読み出し制御回路とが設けられ、かつ同一出ハイウェ
イに接続されたバッファの間の読み出しの競合を制御す
る競合制御回路とを備えて構成される。
次に、本交換方式の動作について説明する。
始めに、送信バラフナから格子点回路のバッファへの書
込みについて説明する。第３図において、送信バッファ
１０からハイウェイ１０１に送出される多重化された回
線交換チャンネルＣＨｌｌ、 １２．’ １３゜１４の
うちＣＨＩＩとＣＨ１３とが受信バッファ１宛てのもの
とすると、多重フレームのルーティング情報用の最初の
サブフレームにおいて格子点回路１１のアドレスフィル
り１１２−１は１番目と３番目のチャンネルが自己宛て
の回線交換チャンネルであることを検出し、それぞれの
タイムスロット情報をバッファ１１１に順に格納すると
共に、制御メモリ１１２−２にこのタイムスロット番号
を記録する。
込みについて説明する。第３図において、送信バッファ
１０からハイウェイ１０１に送出される多重化された回
線交換チャンネルＣＨｌｌ、 １２．’ １３゜１４の
うちＣＨＩＩとＣＨ１３とが受信バッファ１宛てのもの
とすると、多重フレームのルーティング情報用の最初の
サブフレームにおいて格子点回路１１のアドレスフィル
り１１２−１は１番目と３番目のチャンネルが自己宛て
の回線交換チャンネルであることを検出し、それぞれの
タイムスロット情報をバッファ１１１に順に格納すると
共に、制御メモリ１１２−２にこのタイムスロット番号
を記録する。
具体的には、１番目と３番目のタイムスロットに対応す
るメモリセルに１が記録される。送信バッファ２０から
ハイウェイ２０１に送出される多重化された回線交換チ
ャンネルＣＨ２Ｌ〜２４のうちＣＨ２３が受信バッファ
１宛てのものとすると、同様にかかる回線交換チャンネ
ルのみ格子点回路２１のバッファ２１１に書き込まれる
。また、カウンタ１１３−１は、受信された回線交換チ
ャンネルの数を計数する。この場合計数値は２となる。
るメモリセルに１が記録される。送信バッファ２０から
ハイウェイ２０１に送出される多重化された回線交換チ
ャンネルＣＨ２Ｌ〜２４のうちＣＨ２３が受信バッファ
１宛てのものとすると、同様にかかる回線交換チャンネ
ルのみ格子点回路２１のバッファ２１１に書き込まれる
。また、カウンタ１１３−１は、受信された回線交換チ
ャンネルの数を計数する。この場合計数値は２となる。
これ以降のサブフレームにおいてはバッファ１１１．２
１１への書込みは制御メモ１月１２−２．２１２−２の
制御によりサブフレーム毎に周期的に行われる。すなわ
ち、制御メモリ１１２−２．２１２−２はフレームの先
頭のルーティング情報用のサブフレームでその内容を更
新し残りのサブフレームにおいては従来の回線交換と同
じように制御メモリの制御により所定のタイムスロット
信号の抽出を行う。
１１への書込みは制御メモ１月１２−２．２１２−２の
制御によりサブフレーム毎に周期的に行われる。すなわ
ち、制御メモリ１１２−２．２１２−２はフレームの先
頭のルーティング情報用のサブフレームでその内容を更
新し残りのサブフレームにおいては従来の回線交換と同
じように制御メモリの制御により所定のタイムスロット
信号の抽出を行う。
受信バッファ１に接続されたハイウェイ１１０への多重
は次のように行う。フレームの最初のサブフレームの終
了時点でカウンタ１１３−１に記録された回線交換チャ
ンネル数はラッチ回路１１３−２に転送され、更にダウ
ンカウントを行うカウンタ１１３−３に初期値として設
定される。格子点回路２１においても同様の制御が行わ
れる。第１図のサブフレーム信号回路４１はサブフレー
ム毎に起動信号を制御線１１５によりカウレタ１１３−
３に供給する。カウンタ１１３−３はバッファ１１１内
の情報をハイウェイ１１０に送出し、送出する毎に計数
値を下げる。バッファ１１１はこの計数値が０になるま
で格納されたデータをハイウェイ１１０に送出する。
は次のように行う。フレームの最初のサブフレームの終
了時点でカウンタ１１３−１に記録された回線交換チャ
ンネル数はラッチ回路１１３−２に転送され、更にダウ
ンカウントを行うカウンタ１１３−３に初期値として設
定される。格子点回路２１においても同様の制御が行わ
れる。第１図のサブフレーム信号回路４１はサブフレー
ム毎に起動信号を制御線１１５によりカウレタ１１３−
３に供給する。カウンタ１１３−３はバッファ１１１内
の情報をハイウェイ１１０に送出し、送出する毎に計数
値を下げる。バッファ１１１はこの計数値が０になるま
で格納されたデータをハイウェイ１１０に送出する。
計数値がＯとなると、すなわちＣＨＩＩ、 １３の情報
の送出を終了した時点で、起動信号を制御線１１６を介
して格子点回路２１のカウンタ２１３−３に供給する。
の送出を終了した時点で、起動信号を制御線１１６を介
して格子点回路２１のカウンタ２１３−３に供給する。
カウンタ２１３−３は、ＣＨ２３の情報をハイウェイ１
１０に送出すると起動信号を制ｆｉｌ線１１７により格
子点回路３１に供給する。次のサブフレーム開始時点で
は、ラッチ回路１１３−２．２１３−２にラッチされて
いる値はカウンタ１１３−３．２１３−３に再び初期値
として転送され、サブフレーム信号回路４１から起動信
号が送出される。上記の制御は次のフレームの開始時点
まで繰り返される。以上の制御によりハイウェイ１１０
上にはＣＨＩＩ、 １３、ＣＨ２３の順に多重化された
信号が受信バッファ１に供給される。すなわち、第２図
に示すフレーム構成に多重される。例えば、回線交換チ
ャンネルＣＨ１３の通信が終呼した場合ハイウェイ１１
０上の多重フレームでは、ＣＨ２３のタイムスロット位
置は一つ前方にシフトするが、ルーティング情報の一部
あるいは次のサブフレームに出側のハイウェイにおける
識別情報を与えることにより、各回線交換チャンネルを
特定することができる。なお、バッファ１１１．２１１
の書込み、読出しはサブフレーム周期で行われるので、
１サブフレ一ム分の情報（この場合４タイムスロット分
）のバッファ量を用意すればよいが、書込みと読み出し
を並列的に行うためにダブルバッファの構成にする。本
例では、受信バッファ１を出端子とする回線交換チャン
ネルのうちＣＨ１３とＣＨ２３は共にハイウェイ１０１
゜２０１の３番目のタイムスロットであるが、ハイウェ
イ１１０上には衝突することなく多重される。従って、
各入り側において出側のタイムスロットとの整合を考慮
することなく分配用のハイウェイ１０１゜２０１、３０
１に送出することができる。更に、上記構成によれば、
ルーティング情報に基づきフレーム周期毎に回線の設定
が更新できるので、通信保持時間の短いバースト通信の
交換にも使用することも可能である。
１０に送出すると起動信号を制ｆｉｌ線１１７により格
子点回路３１に供給する。次のサブフレーム開始時点で
は、ラッチ回路１１３−２．２１３−２にラッチされて
いる値はカウンタ１１３−３．２１３−３に再び初期値
として転送され、サブフレーム信号回路４１から起動信
号が送出される。上記の制御は次のフレームの開始時点
まで繰り返される。以上の制御によりハイウェイ１１０
上にはＣＨＩＩ、 １３、ＣＨ２３の順に多重化された
信号が受信バッファ１に供給される。すなわち、第２図
に示すフレーム構成に多重される。例えば、回線交換チ
ャンネルＣＨ１３の通信が終呼した場合ハイウェイ１１
０上の多重フレームでは、ＣＨ２３のタイムスロット位
置は一つ前方にシフトするが、ルーティング情報の一部
あるいは次のサブフレームに出側のハイウェイにおける
識別情報を与えることにより、各回線交換チャンネルを
特定することができる。なお、バッファ１１１．２１１
の書込み、読出しはサブフレーム周期で行われるので、
１サブフレ一ム分の情報（この場合４タイムスロット分
）のバッファ量を用意すればよいが、書込みと読み出し
を並列的に行うためにダブルバッファの構成にする。本
例では、受信バッファ１を出端子とする回線交換チャン
ネルのうちＣＨ１３とＣＨ２３は共にハイウェイ１０１
゜２０１の３番目のタイムスロットであるが、ハイウェ
イ１１０上には衝突することなく多重される。従って、
各入り側において出側のタイムスロットとの整合を考慮
することなく分配用のハイウェイ１０１゜２０１、３０
１に送出することができる。更に、上記構成によれば、
ルーティング情報に基づきフレーム周期毎に回線の設定
が更新できるので、通信保持時間の短いバースト通信の
交換にも使用することも可能である。
次に、第２の発明の一実施例を第４図、第５図及び第６
図を用いて説明する。第１図、第３図の構成では各格子
点回路においてアドレス検出を行っていたのに対し、本
実施例では送信端に設けられたハイウェイ制御回路７．
８．９により集中的に格子点回路の受信制御を行う。
図を用いて説明する。第１図、第３図の構成では各格子
点回路においてアドレス検出を行っていたのに対し、本
実施例では送信端に設けられたハイウェイ制御回路７．
８．９により集中的に格子点回路の受信制御を行う。
すなわち、第２の発明に従う交換方式は、入りハイウェ
イ及び出ハイウェイが格子状に接続された回線交換網に
おける交換方式であって、多重化フレームは複数のタイ
ムスロットを有する複数のサブフレームとからなり各フ
レームの先頭の一つあるいは複数のサブフレームの各タ
イムスロットには各回線交換チャンネルを特定するアド
レス情報が書き込まれ、入りハイウェイの送信端におい
ては、前記アドレス情報に基づき受信格子点を特定する
タイムスロット制御メモリが設けられ、各格子点には入
りハイウェイ上の回線交換チャンネルデータを格納し出
ハイウェイへの読み出しを行うバッファと、前記タイム
スロット制御メモリの制御出力に基づき前記回線交換チ
ャンネルデータの前記バッファへの書込みを制御する書
込み制御回路と、書き込まれた回線交換チャンネル数を
計数しかかる計数値の数の回線交換チャンネルの出ハイ
ウェイへの読み出しの制御を行う読み出し制御回路が設
けられ、かつ同一出ハイウェイに接続されたバッファの
間の読み出しの競合を制御する競合制御回路とを備えて
構成される。
イ及び出ハイウェイが格子状に接続された回線交換網に
おける交換方式であって、多重化フレームは複数のタイ
ムスロットを有する複数のサブフレームとからなり各フ
レームの先頭の一つあるいは複数のサブフレームの各タ
イムスロットには各回線交換チャンネルを特定するアド
レス情報が書き込まれ、入りハイウェイの送信端におい
ては、前記アドレス情報に基づき受信格子点を特定する
タイムスロット制御メモリが設けられ、各格子点には入
りハイウェイ上の回線交換チャンネルデータを格納し出
ハイウェイへの読み出しを行うバッファと、前記タイム
スロット制御メモリの制御出力に基づき前記回線交換チ
ャンネルデータの前記バッファへの書込みを制御する書
込み制御回路と、書き込まれた回線交換チャンネル数を
計数しかかる計数値の数の回線交換チャンネルの出ハイ
ウェイへの読み出しの制御を行う読み出し制御回路が設
けられ、かつ同一出ハイウェイに接続されたバッファの
間の読み出しの競合を制御する競合制御回路とを備えて
構成される。
入りハイウェイ１０１．・・・の送信端に設けられるハ
イウェイ制御回路、例えばハイウェイ制御回路７では之
第５図に示すように、送信バッファ１０内のルーティン
グ情報Ｒ１に基づきアドレス検出回路７１は受信すべき
ハイウェイ１０１上の格子点回路の特定を行いかかる結
果を制御メモリ７２に書込む。
イウェイ制御回路、例えばハイウェイ制御回路７では之
第５図に示すように、送信バッファ１０内のルーティン
グ情報Ｒ１に基づきアドレス検出回路７１は受信すべき
ハイウェイ１０１上の格子点回路の特定を行いかかる結
果を制御メモリ７２に書込む。
図には、２番目と４番目のタイムスロットが格子点回路
１１宛てである場合を示している。この制御メモリ７２
はサブフレーム周期で循環的に読み出され、制′ａ線７
３．７４．７５を介して格子点回路ＩＬ １２゜１３に
受信を通知する。第６図に格子点回路１１の構成例を示
す。各格子点回路においては、カウンタ１１３−１はバ
ッファ１１１に格納された回線交換チャンネル数をサブ
フレーム毎に計数し次のサブフレームの開始時点におい
て計数値をカウンタ１１３−３に初期値として転送し、
カウンタ１１３−３はその値が０になるまでバッファ１
１１内のデータをハイウェイ１１０に送出する。各格子
点回路間のハイウェイ１１０へのアクセスに関しては第
１図、第３図の場合と同じ方法により行う。
１１宛てである場合を示している。この制御メモリ７２
はサブフレーム周期で循環的に読み出され、制′ａ線７
３．７４．７５を介して格子点回路ＩＬ １２゜１３に
受信を通知する。第６図に格子点回路１１の構成例を示
す。各格子点回路においては、カウンタ１１３−１はバ
ッファ１１１に格納された回線交換チャンネル数をサブ
フレーム毎に計数し次のサブフレームの開始時点におい
て計数値をカウンタ１１３−３に初期値として転送し、
カウンタ１１３−３はその値が０になるまでバッファ１
１１内のデータをハイウェイ１１０に送出する。各格子
点回路間のハイウェイ１１０へのアクセスに関しては第
１図、第３図の場合と同じ方法により行う。
第７図は、第１及び第２の発明の各実施例に用いたハイ
ウェイ１１０への多重化制御を行うための制御回路の別
の例を示すものである。読み出し制御回路１１３．２１
３． ・・・はアービタ回路５の制御によりハイウェ
イ１１０へのアクセスが制御される。
ウェイ１１０への多重化制御を行うための制御回路の別
の例を示すものである。読み出し制御回路１１３．２１
３． ・・・はアービタ回路５の制御によりハイウェ
イ１１０へのアクセスが制御される。
以上説明したように、本発明によれば、従来のように入
り側に時間スイッチを設けることなく、入側端子から出
端子まで全てセルフルーティング型にし制御情報を少な
くすることができ、更に、これにより、次のような利点
が得られる。
り側に時間スイッチを設けることなく、入側端子から出
端子まで全てセルフルーティング型にし制御情報を少な
くすることができ、更に、これにより、次のような利点
が得られる。
（１）ルーティングはフレーム周期で更新できるので高
速な交換を提供することができる。
速な交換を提供することができる。
（２）ルーティング設定にさいし、入側、出側のハイウ
ェイ間のタイムスロットの整合を考慮することなくルー
ティングを設定できる。
ェイ間のタイムスロットの整合を考慮することなくルー
ティングを設定できる。
（３）回線交換チャンネルとタイムスロット番号とを対
応づける必要がないので、交換システムの管理情報の量
を削減することができる。
応づける必要がないので、交換システムの管理情報の量
を削減することができる。
（４）格子点におけるバッファは１フレームではなく１
サブフレ一ム分のタイムスロット数の情報のみをバッフ
ァすればよいので、バッファ容量を小さくすることがで
きる。
サブフレ一ム分のタイムスロット数の情報のみをバッフ
ァすればよいので、バッファ容量を小さくすることがで
きる。
第１図は第１の発明の一実施例を示す図、第２図は本各
発明の説明に供する多重伝送フレームの一例を示す図、 第３図は第１図の格子点回路の具体例を示す図、第４図
は第２の発明の一実施例を示す図、第５図はそのハイウ
ェイ制御回路の一例を示す図、 第６図は第４図の格子点回路の具体例を示す図、第７図
はアービタ回路を示す図、 第８図は従来例を示す図である。 １、 ２． ３・・・受信バッファ ５・・・・・・・アービタ ７、 ８． ９・・・ハイウェイ制御回路１０、２０．
３０・・・送信バッファ １１、１２．１３．２１．２２゜ ２３、３１．３２．３３・・・格子点回路７１・・・・
・・・アドレス検出回路 ７２・・・・・・・制御メモリ １０１、２０１．３０１ ・・・入りハイウェイ１１
０、１２０．１３０ ・・・出ハイウェイ１１１、２
１１・・・・バッファ １１２、２１２・・・・書込み制御回路１１２−１．２
１２−１・・・アドレスフィルタ１１２−２．２１２−
２・・・制御メモリ１１３、２１３・・・・読み出し制
御回路１１３−１．１１３−３．２１３−１．２１３−
３・・・・・カウンタ １１３−２．２１３−２・・・ラッチ 代理人 弁理士 岩 佐 義 幸 第１図 ＋ Ｉ ＮＦＯ−÷−Ｆｉｌ→ 第２図 第３図 第４図 第５図 第６図 第７図 第８図
発明の説明に供する多重伝送フレームの一例を示す図、 第３図は第１図の格子点回路の具体例を示す図、第４図
は第２の発明の一実施例を示す図、第５図はそのハイウ
ェイ制御回路の一例を示す図、 第６図は第４図の格子点回路の具体例を示す図、第７図
はアービタ回路を示す図、 第８図は従来例を示す図である。 １、 ２． ３・・・受信バッファ ５・・・・・・・アービタ ７、 ８． ９・・・ハイウェイ制御回路１０、２０．
３０・・・送信バッファ １１、１２．１３．２１．２２゜ ２３、３１．３２．３３・・・格子点回路７１・・・・
・・・アドレス検出回路 ７２・・・・・・・制御メモリ １０１、２０１．３０１ ・・・入りハイウェイ１１
０、１２０．１３０ ・・・出ハイウェイ１１１、２
１１・・・・バッファ １１２、２１２・・・・書込み制御回路１１２−１．２
１２−１・・・アドレスフィルタ１１２−２．２１２−
２・・・制御メモリ１１３、２１３・・・・読み出し制
御回路１１３−１．１１３−３．２１３−１．２１３−
３・・・・・カウンタ １１３−２．２１３−２・・・ラッチ 代理人 弁理士 岩 佐 義 幸 第１図 ＋ Ｉ ＮＦＯ−÷−Ｆｉｌ→ 第２図 第３図 第４図 第５図 第６図 第７図 第８図
Claims (2)
- （１）入りハイウェイ及び出ハイウェイが格子状に接続
された回線交換網における回線交換方式であって、 多重化フレームは複数のタイムスロットを有する複数の
サブフレームから成り、各フレームの先頭の一つあるい
は複数のサブフレームの各タイムスロットには各回線交
換チャンネルを特定するアドレス情報が書き込まれてお
り、 各格子点には、入りハイウェイ上の回線交換チャンネル
データを格納し出ハイウェイに読み出しを行うバッファ
回路、前記アドレス情報を検出し受信すべきタイムスロ
ット番号を１フレームの間記憶しそのタイムスロットの
前記回線交換チャンネルデータの前記バッファ回路への
書込みを制御する書込み制御回路、及び書き込まれた回
線交換チャンネル数を計数しその計数値の回線交換チャ
ンネルの出ハイウェイへの読み出しの制御を行う読み出
し制御回路を有し、 かつ、同一出ハイウェイに接続された前記バッファ回路
の間の読み出しの競合を制御する競合制御回路を備えた
ことを特徴とする回線交換方式。 - （２）入りハイウェイ及び出ハイウェイが格子状に接続
された回線交換網における回線交換方式であって、 多重化フレームは複数のタイムスロットを有する複数の
サブフレームから成り、各フレームの先頭の一つあるい
は複数のサブフレームの各タイムスロットには各回線交
換チャンネルを特定するアドレス情報が書き込まれてお
り、 前記入りハイウェイの送信端には、前記アドレス情報に
基づき受信格子点を特定するためのタイムスロット制御
メモリが設けられると共に、各格子点には、入りハイウ
ェイ上の回線交換チャンネルデータを格納し出ハイウェ
イへの読み出しを行うバッファ回路、前記タイムスロッ
ト制御メモリの制御出力に基づき前記回線交換チャンネ
ルデータの前記バッファ回路への書込みを制御する書込
み制御回路、及び書き込まれた回線交換チャンネル数を
計数しその計数値の回線交換チャンネルの出ハイウェイ
への読み出しの制御を行う読み出し制御回路を有し、 かつ、同一出ハイウェイに接続された前記バッファ回路
の間の読み出しの競合を制御する競合制御回路を備えた
ことを特徴とする回線交換方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62271229A JPH01114140A (ja) | 1987-10-27 | 1987-10-27 | 回線交換方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62271229A JPH01114140A (ja) | 1987-10-27 | 1987-10-27 | 回線交換方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01114140A true JPH01114140A (ja) | 1989-05-02 |
| JPH056941B2 JPH056941B2 (ja) | 1993-01-27 |
Family
ID=17497151
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62271229A Granted JPH01114140A (ja) | 1987-10-27 | 1987-10-27 | 回線交換方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01114140A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03187547A (ja) * | 1989-12-15 | 1991-08-15 | Nec Corp | パケット・スイッチ |
-
1987
- 1987-10-27 JP JP62271229A patent/JPH01114140A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03187547A (ja) * | 1989-12-15 | 1991-08-15 | Nec Corp | パケット・スイッチ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH056941B2 (ja) | 1993-01-27 |
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