JPH03187522A - レートジェネレータ回路 - Google Patents
レートジェネレータ回路Info
- Publication number
- JPH03187522A JPH03187522A JP32623689A JP32623689A JPH03187522A JP H03187522 A JPH03187522 A JP H03187522A JP 32623689 A JP32623689 A JP 32623689A JP 32623689 A JP32623689 A JP 32623689A JP H03187522 A JPH03187522 A JP H03187522A
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- Japan
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- signal
- output
- flip
- inverter
- flop
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- Pending
Links
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- 230000003111 delayed effect Effects 0.000 abstract description 2
- 230000000630 rising effect Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000007257 malfunction Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 230000002457 bidirectional effect Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Landscapes
- Pulse Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
ング生成回路に関するものである。
第３図は、例えば三菱電機半導体事業部発行の三菱半導
体データブックマイクロプロセッサ細記載のレートジェ
ネレータ回路ＩＣＭ５Ｌ８２５３Ｐ−５のピン配置を示
す平面図である。Ｍ５Ｌ８２６３Ｐ−５はモードを“２
″に設定することにより従来のレートジェネレータの動
作が可能である。図において０１）は双方向データバス
、■はクロック入力、（至）はカウンタ出力、（ロ）は
ゲート入力。
体データブックマイクロプロセッサ細記載のレートジェ
ネレータ回路ＩＣＭ５Ｌ８２５３Ｐ−５のピン配置を示
す平面図である。Ｍ５Ｌ８２６３Ｐ−５はモードを“２
″に設定することにより従来のレートジェネレータの動
作が可能である。図において０１）は双方向データバス
、■はクロック入力、（至）はカウンタ出力、（ロ）は
ゲート入力。
■はＧＮＤ、００はアドレス入力、ａ？）はチップセレ
クト入力、ａ・は読み出し入力、＠は書き込み入力。
クト入力、ａ・は読み出し入力、＠は書き込み入力。
（２）はＶｅｅである。
次に動作について説明する。この回路はカウンタ出力＠
ＯＵＴに出力されたローレベルの信号を利用してＬＯＡ
Ｄ許可信号として再びダウンカウンタに入力させたもの
で、書き込み入力＠ＷＲのローレベル区間（ロード許可
状態）にセットされた値ｎをダウンカウンタでカウント
値１まで減らし、この繰り返しによってｎクロック周期
幅に１回の割合でローレベルパルスを出力するものであ
る。この動きをタイミングチャートで示したものが第４
図である。
ＯＵＴに出力されたローレベルの信号を利用してＬＯＡ
Ｄ許可信号として再びダウンカウンタに入力させたもの
で、書き込み入力＠ＷＲのローレベル区間（ロード許可
状態）にセットされた値ｎをダウンカウンタでカウント
値１まで減らし、この繰り返しによってｎクロック周期
幅に１回の割合でローレベルパルスを出力するものであ
る。この動きをタイミングチャートで示したものが第４
図である。
従来のレートジェネレータ回路においては、書き込み入
力ＷＲとクロック人力ＣＬＫの非動期対策がされていな
いため第５図のようにセット値の立ち上がり、立ち下が
り変化の遅延差により誤った値を読み込む可能性がある
。又入力をハードウェア構成を介してカウンタの外部同
期でとる必要があるなどの問題があった。
力ＷＲとクロック人力ＣＬＫの非動期対策がされていな
いため第５図のようにセット値の立ち上がり、立ち下が
り変化の遅延差により誤った値を読み込む可能性がある
。又入力をハードウェア構成を介してカウンタの外部同
期でとる必要があるなどの問題があった。
この発明は上記のような問題点を解消するためになされ
たもので、ハードウェア構成を内部に設けることで非動
期対策をとり、出力には全く影響のない信号を生成する
装置を得ることを目的とする。
たもので、ハードウェア構成を内部に設けることで非動
期対策をとり、出力には全く影響のない信号を生成する
装置を得ることを目的とする。
この発明に係るレートジェネレータ回路は、Ｄフリップ
フロップの構成によりＩＣＬＫ周期遅れたＬＯＡＤ許可
信号を生成し、正しいロード値を再度読み込むようにす
るとともにダウンカウンタの下位２ビット目の出力をイ
ンバータを介し反転信号をとり、他の出力と論理和で構
成することでカウント値“２″でＢＲＯ信号を出力する
ようにし出力を調整し、従来と同様の信号を再生するよ
うにしたものである。
フロップの構成によりＩＣＬＫ周期遅れたＬＯＡＤ許可
信号を生成し、正しいロード値を再度読み込むようにす
るとともにダウンカウンタの下位２ビット目の出力をイ
ンバータを介し反転信号をとり、他の出力と論理和で構
成することでカウント値“２″でＢＲＯ信号を出力する
ようにし出力を調整し、従来と同様の信号を再生するよ
うにしたものである。
この発明における出力信号の生成は、フリップフロップ
の追加とダウンカウンタの出力調整により得られ、上記
レートジェネレータに比べこの発明におけるレートジェ
ネレータでは非同期対策がなされる。
の追加とダウンカウンタの出力調整により得られ、上記
レートジェネレータに比べこの発明におけるレートジェ
ネレータでは非同期対策がなされる。
第１図は、この発明の一実施例によるレートジェネレー
タ回路を示す回路図である。図において（１）は入力端
子、（２）はデータ入力をＷＲの立ち上がりにより一度
にラッチさせるカウンタレジスタ。
タ回路を示す回路図である。図において（１）は入力端
子、（２）はデータ入力をＷＲの立ち上がりにより一度
にラッチさせるカウンタレジスタ。
（３）はラッチされたデータ値を初期値としてＣＬＫ周
波数信号の立ち上がりによってダウンカウントさせるダ
ウンカウンタ、（４）はダウンカウンタ（３）のＢＲＯ
信号を１１整するインバータ、（５）は論理和回路、（
７）〜（９）はＬＯＡＤ許可信号をＩＣＬＫ周期遅らせ
るためのＤフリップフロップ、（６）は２ＣＬＫ周期の
ＬＯＡＤ信号を生成する論理和回路である。
波数信号の立ち上がりによってダウンカウントさせるダ
ウンカウンタ、（４）はダウンカウンタ（３）のＢＲＯ
信号を１１整するインバータ、（５）は論理和回路、（
７）〜（９）はＬＯＡＤ許可信号をＩＣＬＫ周期遅らせ
るためのＤフリップフロップ、（６）は２ＣＬＫ周期の
ＬＯＡＤ信号を生成する論理和回路である。
第２図は第１図の回路の動作を示すタイムチャートであ
る。
る。
次に、このように構成されたレートジェネレータ回路の
動作について第１図、第２図を用いて説明する。カウン
トレジスタ（２）およびダウンカウンタ（３）は従来回
路の基本構成回路であり、ＢＲＯ信号から形成されたＬ
ＯＡＤ許可信号は入力端子（１１ＷＲとＣＬＫの立ち上
がりタイミングによって入力信号をラッチし出力する第
３．第４のフリップフロップを経て、１クロック周期遅
れて新たに生成され、論理和回路（６）により第２のＬ
ＯＡＤ信号に続いてダウンカウンタ（３）の入力端子り
に入力される。これによってセット値の切り換えによる
誤動作が生じても次の周期で正しい値がロードされる。
動作について第１図、第２図を用いて説明する。カウン
トレジスタ（２）およびダウンカウンタ（３）は従来回
路の基本構成回路であり、ＢＲＯ信号から形成されたＬ
ＯＡＤ許可信号は入力端子（１１ＷＲとＣＬＫの立ち上
がりタイミングによって入力信号をラッチし出力する第
３．第４のフリップフロップを経て、１クロック周期遅
れて新たに生成され、論理和回路（６）により第２のＬ
ＯＡＤ信号に続いてダウンカウンタ（３）の入力端子り
に入力される。これによってセット値の切り換えによる
誤動作が生じても次の周期で正しい値がロードされる。
又、ダウンカウンタ（３）のＢＲＯ調整によって正常に
ロードされた場合と同様のタイミングでれクロック周期
幅に一回ローレベルの出力信号が得られる。
ロードされた場合と同様のタイミングでれクロック周期
幅に一回ローレベルの出力信号が得られる。
なお、上記実施例の回路においては、カウンタとしてダ
ウンカウンタ（３）を用い、そのカウント値が“２″で
ＢＲＯ信号が出力されるように構成されている場合につ
いて説明したが、この場合はロード値を“２〜０″には
設定できない。ＢＲＯ信号の出力をロード値に応じて切
り換えるようにすれば、どのようなロード値に対しても
機能を発揮することができる。又、ロード区間を２ＣＬ
Ｋ周期にせず、ゲート数軽減のために後ろＩＣＬＫ周期
だけにしても同様の効果を葵する。
ウンカウンタ（３）を用い、そのカウント値が“２″で
ＢＲＯ信号が出力されるように構成されている場合につ
いて説明したが、この場合はロード値を“２〜０″には
設定できない。ＢＲＯ信号の出力をロード値に応じて切
り換えるようにすれば、どのようなロード値に対しても
機能を発揮することができる。又、ロード区間を２ＣＬ
Ｋ周期にせず、ゲート数軽減のために後ろＩＣＬＫ周期
だけにしても同様の効果を葵する。
またカウンタはアップカウンタで構成しても上記実施例
と同様の効果を奏する。
と同様の効果を奏する。
以上のように、この発明に係るレートジェネレータによ
れば、Ｄフリップフロップの出力信号がデータ入力をセ
ットした次の周期においてもＬＯＡＤ許可状態となるよ
うに構成したので、データ入力と同一周期のＬＯＡＤ許
可信号に追加して、このＤフリップフロップの出力信号
を用いることによって常に正確なデータ値をセットでき
、非同期対策の効果が得られろ。
れば、Ｄフリップフロップの出力信号がデータ入力をセ
ットした次の周期においてもＬＯＡＤ許可状態となるよ
うに構成したので、データ入力と同一周期のＬＯＡＤ許
可信号に追加して、このＤフリップフロップの出力信号
を用いることによって常に正確なデータ値をセットでき
、非同期対策の効果が得られろ。
第１図はこの発明の一実施例によるレートジェネレータ
回路を示す回路図、第２図は第１図の回路の動作を示す
タイムチャート、第３図は従来のレートジェネレータ回
路のＩＣのピン配置を示す平面図、第４図は第３図の回
路の動作を示すタイムチャート、第５図は第３図の回路
のカウントレジスタ内部の誤動作を示すタイム“チャ・
−トである。 図において（１）は入力端子、（２）はカウントレジス
タ、（３）はダウンカウンタ、（４）はインバータ、（
５１゜（６）は論理和回路、（７）〜（９）はＤフリッ
プフロップ。 Ｑｌは出力端子である。 なお、図中同一符号は同一、又は相当部分を示す。
回路を示す回路図、第２図は第１図の回路の動作を示す
タイムチャート、第３図は従来のレートジェネレータ回
路のＩＣのピン配置を示す平面図、第４図は第３図の回
路の動作を示すタイムチャート、第５図は第３図の回路
のカウントレジスタ内部の誤動作を示すタイム“チャ・
−トである。 図において（１）は入力端子、（２）はカウントレジス
タ、（３）はダウンカウンタ、（４）はインバータ、（
５１゜（６）は論理和回路、（７）〜（９）はＤフリッ
プフロップ。 Ｑｌは出力端子である。 なお、図中同一符号は同一、又は相当部分を示す。
Claims (1)
- （１）データを書き込み要求信号によってラッチする第
１と第４のフリップフロップの出力信号、入力信号の周
波数ＣＬＫによってカウントするカウンタ、またこのカ
ウンタの下位２ビット目の出力信号を入力とするインバ
ータとこのインバータの出力信号およびカウンタの出力
信号を入力信号とする論理和回路、入力信号ＣＬＫを入
力とする第２のインバータ、論理和回路の出力信号と第
２のインバータの出力信号を入力とする第２のフリップ
フロップと第２のフリップフロップの出力信号、書き込
み要求信号を入力信号とする第３のフリップフロップと
第２のフリップフロップの出力信号、第２のインバータ
の出力信号を入力とする第４のフリップフロップ、第２
および第４のフリップフロップの出力信号を入力とする
論理和回路を備えたことを特徴とするレートジェネレー
タ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32623689A JPH03187522A (ja) | 1989-12-16 | 1989-12-16 | レートジェネレータ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32623689A JPH03187522A (ja) | 1989-12-16 | 1989-12-16 | レートジェネレータ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03187522A true JPH03187522A (ja) | 1991-08-15 |
Family
ID=18185511
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32623689A Pending JPH03187522A (ja) | 1989-12-16 | 1989-12-16 | レートジェネレータ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03187522A (ja) |
-
1989
- 1989-12-16 JP JP32623689A patent/JPH03187522A/ja active Pending
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