JPH03187208A

JPH03187208A - 積層回路部品の構造

Info

Publication number: JPH03187208A
Application number: JP1326866A
Authority: JP
Inventors: Minoru Takatani; 稔高谷; Nobunori Mochizuki; 望月　宣典
Original assignee: TDK Corp
Current assignee: TDK Corp
Priority date: 1989-12-15
Filing date: 1989-12-15
Publication date: 1991-08-15
Anticipated expiration: 2016-05-14
Also published as: JP3166158B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、磁性体と導体との積層構造により形成された
複合インダクタと、誘電体と導体との積層構造により形
成された複合コンデンサとを重畳してなる積層回路部品
に関する。

（従来の技術）複合インダクタと複合コンデンサとをｍ！してなる積層
回路部品において、内部に形成されているインダクタ（
トランスを４Ｉ成する場合かあるが、本明細書では単に
インダクタで代表させ、トランスについての説明を省略
する）素子とコンデンサ素子との電気的接続には、積層
回路部品の側面に形成した端子電極により行なってきた
。

（発明が解決しようとする問題点）しかし、近年における電子機器の高品質化に伴ない、１
個の積層回路部品に内蔵する素子数か増え、インダクタ
素子とコンデンサ素子との接続数も増え、側面に形成し
た端子電極たけでは接続数が不足する。

例えばビデオムービーやテレビジョン等の高画質化に伴
ない、その内部に使用される８Ｉ層回路部品によるＬＣ
フィルタに要求される特性が厳しくなり、その要求に応
えるため、内部素子数を増やさざるを得ない。

具体的には、従来、　５．０鵬ｍＸ　　５．ＯｍｍＸ　
　２．８ｍｍのサイズで側面に１２端子（３端子×４面
）形成するか、あるいは３．５ｗ＋ｗｘ　　３．５ａ＋
ｍｘ　２．８ｍｍのサイズで側面に１０端子（３端子×
２向、２端子×２面）形成しているが、これ以上端子電
極を増やすことは、端子電極形成精度と、積層回路部品
を基板に実装する際の実装位置精度等の面から困難であ
る。

本発明は、上述した問題点に鑑み、必要な素子接続数を
確保して内蔵する素子数を従来より増やすことのてきる
構造の積層回路部品の構造を提供することを目的とする
。

（問題点を解決するための手段）１；記の目的を達成するため、本発明は１ｍ性体と導体
との積層構造により形成された複合インダクタと、誘電
体と導体との積層構造により形成された複合コンデンサ
とを重畳してなる積層回路部品において、前記Ｍ層回路
部品の内部で、前記誘電体層または磁性体層と導体とを
交互に積層することにより、ジグザグに縦向きの導体を
形成し、該導体により内部素子間を接続したことを特徴
とする。

（作用）積層回路部品の内部に形成された素子の一部は、ジグザ
グに形成された導体により電気的に接続され、該導体に
より接続された分だけ、側面の端子電極数が少なくなる
。

（実施例）第１図は本発明による積層回路部品の構造の一実施例を
示す断面図であり、複合インダクタＩＡと、複合コンデ
ンサ２と、複合インダクタＩＢとが重畳され、側面に端
子電極３が、インダクタＬＡ、ＩＢのコイル用導体４や
コンデンサの内側電極用導体５に接続される。このよう
に１本実施例において、複合インダクタＩＡ、１８間に
複合コンデンサ２を介在させている理由は、例えば第３
図に示すような内蔵素子数か多い積ＭＬＣフィルタ（第
４図にその特性を示す）を構成する場合、各々のインダ
クタ間のクロストークな防止するためである。

この積層回路部品は次のように作られる。第１図におい
て、まずインダクタＩＡとなる積層体を作る。すなわち
、例えば電気絶縁性の高いフェライト粉をバインダーに
よりペースト化したものと、コイル形成用導体粉をバイ
ンダーによりペースト化したものとを、１つの積層面に
複数個のハーフコイルが形成されるように、印刷法によ
り交互に積層し、コイル用導体４のパターンが磁性体６
の層間から次の居間へ順次つながるようにコイル状に形
成された積層体を形成する。

このように形成された積層体上に複合コンデンサ２を形
成する。この複合コンデンサ２の形成も前記同様に誘電
体７と内部電極用導体５とを印刷法により交互に積層し
て形成する。そして、該複合コンデンサ２上に前記複合
インダクタＩＢを前述したインダクタＬＡの手法によっ
て重畳して形成する。そしてこのように重畳して形成さ
れた積層体を焼成し、その後、端子電極３を印刷、焼成
等により形成する。

そして、このような一連の積層工程と同時に、必要に応
じ、複合インダクタＩＡ内の導体４と複合コンデンサ２
内の導体５を接続する素子間接続用導体８Ａ、あるいは
複合コンデンサ２内の導体５と複合インダクタＩＢ内の
導体４を接続する素子間接続用導体８Ｂとを形成する。

また、必要に応じ、複合インダクタＩＡ、１Ｂの各導体
４．４間を接続する素子間接続用導体を形成する場合が
ある。

第２図は前記複合コンデンサ２内の導体５と複合インダ
クタＩＢ内の導体４を接続する素子間接続用導体８Ｂの
、複合コンデンサ２内の部分の一部を形成する工程を示
すもので、まず（１）て示すように、誘電体粉とバイン
ダーとからなるペーストを塗布して誘電体層７ａを形成
する。

次に第２図（２）に示すように１Ｍ電体層７ａ上に、形
成するコンデンサ数に相当する数の導体５ａを形成する
。このとき、複合インダクタＩＢの導体４に接続する導
体Ｘについては、素子間ｔａ続用導体の一部となる導体
層８ａを突出部分とじて一体に形成しておく。なお、こ
の導体層５ａ。

８ａを形成する導体ペーストは、例えば＾ｇｔ　Ａｇ　
−Ｐｄ、　Ｃｕ、　Ｎｉ、　Ｐｄ等の金属粉とバインダ
ーとを混合してなるものである。

次に第２図（３）に示すように、前記導体層８ａの一部
を残して、はぼ全面に、前記誘電体ペーストの印刷によ
り誘電体層７ｂを形成する。

次に第２図（４）に示すように、前記導体層８ａの露出
している部分に重なり、かつ誘電体層７ｂの一部に重な
るように、導体層８ｂを形成する。

次に第２図（５）に示すように、前記導体層８ｂの一部
（導体層８ａとの接続部の反対側〉のみが露出するよう
に、誘電体層７Ｃを形成する。この場合、第２図（３）
と第２図（５）における誘電体層７ｃを印刷しない箇所
は１図面上左右方向に３００）ｉ−ｍ〜１２００ＩＬｍ
ずらして設計されており。

これによりジグザグ状の導体が形成される。

次に第２図（６）に示すように、前記導体層５ａにそれ
ぞれ対応する部分（たたし側面の前記端子電極３に接続
される部分が相違する）に内部電極となる導体層５ｂを
形成する。また、同時に、前記導体層８ｂの露出してい
る部分に重なり、かつ誘電体層７ｃの一部に重なるよう
に、導体Ｎ８ｃを形成する。該導体層８Ｃは、内部電極
となる導体Ｍｙ（該導体層ｙは前記導体ＲＸに対応する
）に接続しない、なお、第２図（２）、（６）の１つの
導体層５ａ、５ｂ間の誘電体層は通常２０ｇｍ〜１５０
ｇｍの厚みに設定されるが、実際の積層工程では、印刷
した誘電体ペーストの乾燥性の点から、所定の層間な一
度に印刷するのではなく、１回の印刷で５１Ｌ！１１〜
ｌｏｇｍの厚みになるように誘電体ペースト粘度、印刷
条件を設定し、印刷、乾燥を繰り返して所定の厚みの電
極間誘電体層を形成する。

次に第２図（７）に示すように、前記導体層８Ｃの一部
を残して、はぼ全面に、前記誘電体ペーストの印刷によ
り誘電体層７ｄを形成する。

次に第２図（８）に示すように、前記導体層８Ｃの露出
している部分に重なり、かつ誘電体層７ｄの一部に重な
るように、導体層８ｄを形成する。

次に第２図（９）に示すように、前記導体層８ｄの一部
（導体層８ｃとの接続部の反対側）のみか露出するよう
に、誘電体層７ｅを形成する。

以下（２）〜（９）の工程を、必要な回数繰り返した後
、複合インダクタ素子内においても、同様の方法で素子
間接続用導体８Ｂを形成する。

このようにして形成された導体８Ａ、８Ｂは第５図に示
すようにジグザグな構造となる。このような部品内部の
導体８Ａ、８Ｂにより内部素子間を接続すれば、端子電
極３の数が少なくてすみ、第３図に示したように、イン
ダクタ素子とコンデンサ素子との接続箇所が１７箇所（
丸印で示す）あり、側面に端子電極３が１２端子しか無
いような５．０ｍｍｘ　　５．口＋＋１１１Ｘ　２．８
ｍ■のサイズの積層フィルタであっても、前述したよう
な素子間接続用導体８Ａ、８Ｂを必要数設けることによ
り、実現可能となる。

また、前記導体８Ａ、８Ｂの代わりに、！ｌｉｌ回層部
品に縦にスルーホールをあけ、その中に導体ペーストを
挿入することにより、素子間接続用導体を形成すること
か考えられるか、このスルーホールによる場合、誘電体
あるいは磁性体と接続用導体との間のわずかな焼成縮率
差により不具合か生じる。すなわち、第６図に示すよう
に、スルーホール法による接続用導体９の焼成縮率が誘
電体あるいは磁性体より大きい場合、焼成後の誘電体あ
るいは磁性体に接続用導体より応力が加わり、最悪の場
合クラック１０が発生する。反対に、接続用導体９の焼
成縮率か誘電体あるいは磁性体より小さい場合、第７図
に示すように、焼成後の誘電体あるいは磁性体と接続用
導体との間に隙間１１か発生し、この隙間１１が積層回
路部品の素地強度の低下をひき起こす。

一方、本発明のように、誘電体あるいは磁性体と接続用
導体とを交互に８ｉ層する構造とすることにより、各導
体層を薄く、シかも誘電体や磁性体間に介在する形で形
成されるため、前記クラックの発生や隙間の発生が起こ
らない。

第８図は本発明の他の実施例であり、積層回路部品の表
面にトランジスタ、ＩＣまたは抵抗等の電子部品１２を
搭載したものである。このような′電子部品１２を搭載
する場合、本発明のような素子間の内部接続構造をとる
ことにより、電子部品１２に接続する端子電極３の配置
や導体パターンの設計の自由度か晶くなる。なお、電子
部品１２か積層回路部品の裏面あるいは表裏面に搭載し
ても良い。

また、表面あるいは裏面に抵抗層を形成したものにも本
発明を適ＨＪてきる。

（発明の効果）請求項１によれば、積層構造による複合コンデンサと複
合インダクタとを重畳してなる積層回路部品の内蔵素イ
間を、ジグザグ状の内部導体により接続したので、側面
の端子電極数を減少させることができ、従って、内部素
子数の多い積層回路部品を実現でき、近年の高密度、高
品質の電子機器の要求に応えられる積層回路部品が提供
できる。また、素子間接続用導体をジグザグに形成した
ので、誘電体あるいは磁性体と前記導体との縮率の差が
ある場合においても、クラック発生等の不具合か発生す
るおそれもないゆ請求項２によれば、素子間の内部接続構造をとることに
より、電子部品に接続する端子電極の配置や導体パター
ンの設計の自由度か高くなり、合理的な設計の混成集積
回路が実現される。

【図面の簡単な説明】

第１図は本発明による積層回路部品の一実施例を示す断
面図、第２図は該実施例の素子間接続用導体の形成工程
を示す製造工程図、第３図は該実施例による積層回路部
品によって構成されるＬＣフィルタの回路の一例を示す
回路図、第４図はその特性図、第５図は該実施例の接続
用導体を示す断面図、第６図および第７図はスルーホー
ル法により素子間接続用導体を形成した場合の問題点を
説明する断面図、第８図は本発明の他の実施例を示す断
面図である。

Claims

【特許請求の範囲】

１．磁性体と導体との積層構造により形成された複合イ
ンダクタと、誘電体と導体との積層構造により形成され
た複合コンデンサとを重畳してなる積層回路部品におい
て、前記積層回路部品の内部で、前記誘電体層または磁
性体層と導体とを交互に積層することにより、ジグザグ
に縦向きの導体を形成し、該導体により内部素子間を接
続したことを特徴とする積層回路部品の構造。
２．請求項１の積層回路部品の表面またはおよび裏面に
、ＩＣ、トランジスタまたは抵抗等の電子部品を搭載し
たことを特徴とする積層回路部品の構造。