KR0121767Y1 - 다층 하이브리드회로 - Google Patents

Abstract

다수의 절연층과 절연자성층 및 상기 절연층과 상기 절연자성층 상의 도전성 패턴 중 적어도 하나를 갖춘 적층체를 구비한 다층 하이브리드회로가, 인쇄처리와 소결처리를 통해 제조되고, 캐패시터와 인덕터 및 저항을 구비하고 있다. 상기 적층체의 측벽상에 위치하는 측면단자에 의해 외부 접속이 수행된다. 절연평면에 수직한 결합컨덕터는 다른 평면상의 소자를 결합하기 위해 설치되고, 이 결합 컨덕터는 다른 평면상의 인접한 컨덕터칩에 접속된 단부를 갖춘 S자형 컨덕터 또는 라인의 연속이다. 그 결합컨덕터는 미리 인쇄된 회로기판에서의 관통구멍 컨덕터를 경유하여 기능하고, 소결처리를 통해 제조된 부품에 높은 동작신뢰성을 갖게 한다. 본 고안의 한 실시예에서, 인덕터는 높은 인덕턴스를 제공하는 반면, 적층체의 두께를 감소키도록 상호 직렬접속된 1쌍의 코일에 의해 형성된다.

Description

다층 하이브리드회로

제1도는 종래의 다층 하이브리드회로를 나타낸 도면

제2도는 본 고안에 따른 다층 하이브리드회로의 단면도

제3도는 본 고안에 따른 다층 하이브리드회로의 제조공정을 나타낸 도면

제4도는 제2도의 다층 하이브리드회로를 사용하는 LC필터의 회로도

제5도 (a)는 본 고안에 따른 층간결합컨덕터의 단면도

제5도 (b) 및 제5도(c)는 종래 기술의 동작설명도

제6도는 본 고안의 다른 실시예의 단면도

제7도는 본 고안에 따른 코일의 투시도

제8(a) 내지 제8도(o)는 본 고안에 따른 코일의 제조공정을 나타낸 도면이다.

*도면의 주요부분에 대한 부호의 설명

1A, 1B: 인덕터 2: 전자부품

2': 캐패시터 3: 측면단자

4,5: 전극컨덕터 7: 절연층

8A, 8B: 결합컨덕터 10: 크랙

201, 202: 코일

[산업상의 이용분야]

본 고안은 다층 하이브리드회로에 관한 것으로, 특히 인쇄회로기판 자체에 적어도 인덕터, 캐패시터 및 저항을 포함하는 적층형 인쇄회로기판을 갖춘 다층 하이브리드회로의 개선에 관한 것이다.

[종래의 기술과 그 문제점]

종래, 인쇄회로기판의 표면상에는 전자부품이 탑재되고, 이들 전자부품간의 배선은 인쇄회로기판의 표면상에 인쇄된 배선을 통해 달성된다. 그러나, 이들 전자부품의 고밀도탑재에는 부품들의 장착을 위한 개선이라던지 부품자체의 구조 개선이 필요하게 된다.

이러한 고밀도탑재에 대한 하나의 해결방안이 미합중국 특허 제4322698호에 제공되어 있는 바, 여기에는 인덕터, 캐패시터라던지 저항을 포함하는 적층 인쇄회로기판을 갖춘 다층 하이브리드회로가 개시되어 있다. 이들 부품은 기판의 표면이 아닌 기판내에 제작되기 때문에, 시스템의 크기가 최소화되어 고밀도탑재가 가능하게 된다.

제1도는 그러한 종래의 다층 하이브리드회로를 나타내고 있다. 이 제1도에 있어서, 적층체는 다수의 적층절연층(유전층 ; 3)과 다수의 도전막(4)을 갖추고 있고, 이들 도전막(4)과 유전층(3)은 다수의 캐패시터(5)를 구성한다. 또, 이 제1도에서는 내부 컨덕터(14)와 페라이트층(15)을 갖춘 인덕터(16)도 제공되는 바, 이 인덕터의 제조시에는 U자형 도전성 패턴(14a)을 인쇄한 다음에 상기 U자형 패턴(14a)의 일단에 윈도우(window)가 보유되도록 유전체인 페라이트패턴을 퇴적한다. 이어서 상기 페라이트 패턴의 윈도우에서 도전성 패턴(14a)의 단부가 접속되도록 상기 페라이트패턴상에 다른 U자형 도전성 패턴(14b)을 퇴적한다. 다라서, 1쌍의 U자형 도전성 패턴(14a, 14b)에 의해 하나의 턴코일(turn coil)이 제조된다. 이러한 공정을 반복함으로써, 다수의 패턴(14a, 14b)을 갖춘 인덕터가 제조된다. 마찬가지로, U자형 패턴(14c, 14d)을 갖춘 다른 인덕터가 제조된다.

상기 적층체의 적어도 하나의 표면상에는 글래스층(6)이 부착되고, 이 글래스층(6)상에는 저항층(8)과 도전층(7)을 갖춘 저항회로망(9)이 부착된다. 또 상기 적층체의 적어도 하나의 표면상에는 인쇄배선패턴(10)이 퇴적되고, 적층체의 측면상에는 외부접속용의 다수의 측면단자(11)가 퇴적된다. 상기 도전성 패턴(10)은 상기 적층체 상에 전자부품(2; 예컨대 집적회로 또는 트랜지스터)을 탑재하기 위해 사용된다. 이러한 적층체는 후막인쇄공정과 소결공정(sintering process)을 통해 제조된다. 그리고, 외부전자부품(2)은 땜납(13)에 의해 그 부품의 단자배선(12)을 상기 도전성 패턴(10)에 납땝함으로써, 상기 도전성 패턴(10)상에 납땜된다.

그러나, 제1도의 종래의 다층 하이브리드회로에서는, 표면의 전자부품과 캐패시터, 인덕터 또는 저항 사이의 배선이 표면에 인쇄된 도전성 패턴(10)과 적층체의 표면상에 퇴적된 측면단자(11)를 사용함으로써 달성된다는 결점이 있다.

많은 외부 배선핀을 갖춘 복잡한 외부전자부품(2)이 기판상에 탑재되는 경우, 배선패턴(10)은 복잡해지고, 그에 따라 배선패턴테 대한 기판의 면적이나 크기도 커지게 되는데, 때로는 배선을 위해 필요한 면적이 내부의 수동부품을 탑재하기 위한 영역보다 커지는 경우도 있다. 더욱이, 다수의 측면단자(11)가 제공되어야만 하는데, 측면단자(11)가 밀집되는 경우에는 측면단자(11) 사이의 절연이 곤란하게 된다.

이러한 문제를 해결하기 위해 본 출원인은 미합중국 특허출원 제464,453호와 유럽 특허 출원 제90 400 092호를 제안하였다. 이들 제안은, 캐패시터층과 인덕터층 및 저항층 뿐만 아니라 내부부품 사이의 접속을 위한 내부 배선층을 갖추고 있다. 상기 내부배선층은 절연층(유전층)과 이 절연층상에 퇴적된 도전성 패턴 및 도전성 패턴을 다른 절연층에 전기적으로 접속하기 위한 도전성 관통구멍을 갖추고 있다.

본 고안은 상기한 선행고안의 개선에 관련된 것으로, 특히 관통구멍이 높은 동작신뢰성을 가지고 특별한 구조로 개량되도록 개선하는 것이다.

종래의 다층 하이브리드회로의 다른 결점은 높은 인덕턴스를 갖는 인턱더를 제공하기가 곤란하다는 것이다. 인덕턴스는 코일의 권회수(卷回數)에 의존한다. 따라서, 인덕턴스가 높은 경우는 권회수가 많아지게 되고, 그 많은 권회수에 의해 하이브리드회로의 두께가 증가하게 되므로, 큰 인덕턴스를 갖는 얇은 구조가 필요하게 된다.

[고안의 목적]

본 고안의 목적은 새롭고 개선된 다층 하이브리드회로를 제조함으로써 종래의 다층 하이브리드회로의 결점과 한계를 극복함에 있다.

본 고안의 다른 목적은 절연층과 수직한 컨덕터의 동작신뢰성이 개선된 다층 하이브리드회로를 제공함에 있다.

본 고안의 또 다른 목적은 작은 크기의 구조로 큰 인덕턴스가 얻어지는 다층 하이브리드회로를 제공함에 있다.

[고안의 구성]

본 고안의 상기한 목적들은, 절연층과 이 절연층상의 도전층을 포함하고 있는 캐패시터와, 절연자성층과의 다수의 도전성 배선층을 포함하고서 도전성 배선층 사이에 상기 절연자성층을 개재시킴으로써 코일을 구성하는 인덕터, 절연층과 리드선으로서의 도전층과 함께 상기 절연층상의 퇴적되는 저항층을 포함하고 있는 저항 및, 상기 캐패시터와 상기 인덕터라던지 저항을 상호 결합하고 적어도 하나의 절연층과 소망하는 배선패턴에 따라 상기 절연층상에 퇴적된 도전층을 갖춘 내부배선으로부터 선택된 적어도 하나를 포함하는 평탄형 적층체와; 상기 캐패시터와 상기 인덕터 및 상기 저항의 외부 접속을 위해 상기 적층체 측벽상의 설치된 다수의 측면단자 및; 다른 절연 층상의 도전성 패턴을 접속하기 위해 절연층 평면에 수직한 방향으로 상기 캐패시터, 상기 인덕터, 상기 저항 및 상기 내부배선중의 적어도 하나의 상기 절연층을 관통하는 결합컨덕터를 구비하고, 상기 절연층의 적어도 하나는 상기 결합컨덕터를 수용하기 위한 구멍을 갖추고 있으며, 상기 결합컨덕터는 상기 절연층의 상기 구멍을 통하는 S자형상의 다수의 확장된 도전성 칩을 구비하고 있으며, 상기 각 도전성 칩은 인접한 컨덕터 칩과 절연층상에 부분적으로 퇴적되어 상기 연속적인 컨덕터칩이 상기 절연층의 상기 구멍을 통해 절연층 평면에 수직한 확장된 컨덕터를 형성하도록 되어 있는 것을 특징으로 하는 다층 하이브리드회로에 의해 달성된다.

바람직하게는, 상기 인덕터의 적어도 하나는, 공통축을 갖추고서 반대방향으로 감겨져 있으며, 각각에 의한 자속이 동일한 방향으로 되도록 각각의 일단이 존재하는 평면상에서 직렬로 접속된 다수의 코일을 갖추고 있고, 상기 각 코일의 일부를 구성하는 도전성 배선층이 동일한 절연자성층상에 퇴적된다.

[실시예]

제2도(a)는 본 고안에 따른 다층 하이브리드회로의 단면도를 나타내고, 제2도(b)는 본 고안에 다층 하이브리드회로의 사시도로서, 도면중 1A는 인덕터, 2'는 캐패시터, 1B는 다른 인덕터, 3은 인덕터 1A라던지 1B의 전극 컨덕터(4)와 캐패시터(2')의 전극컨덕터(5)에 결합된 측면단자이다.

여기서, 제4도에 나타낸 바와 같이 LC필터와 같은 다수의 내부소자들이 있는 경우에는 인덕터 사이의 크로스토크(crosstalk)를 방지하기 위해 인덕터 (1A, 1B)사이에 캐패시터(2')가 개재(介在)된다는 점에 유의해야 한다.

저항이라던지 내부배선부(도시하지 않음)도 적층될 수 있다. 저항층은, 절연층과, 리드선으로서의 도전층과 함께 상기 절연층상에 퇴적된 저항층을 갖추고 있다. 상기 내부 배선부는 적어도 1개의 절연층과, 본 다층 하이브리드회로상에 탑재된 캐패시터, 인덕터 또는 저항들을 결합하기 위해 소망하는 배선패턴에 따라 상기 절연층상에 퇴적된 도전층을 갖추고 있다.

바람직하게는, 집적회로와 마찬가지로 외부 전자부품(2)은 하이브리드회로의 적층체상에 탑재된다. 상기 전자소자는 하이브리드회로상의 도전성 패턴이나 내부 결합컨덕터를 통해 측면단자 또는 내부소자들과 결합된다.

또, 결합컨덕터는 다른 절연층상의 부품이라던지 도전성 패턴이 전기적으로 접속되도록 절연층과 수직하게 설치된다.

제2도의 다층 하이브리드회로는 다음과 같이 제조된다.

먼저, 결합제(binder)에 의해 페이스트형태(paste form)로 형성된 페라이트 층과 U자형 도전층을 인쇄처리를 통해 교번적으로 적층함으로써 인덕터(1A)가 제조된다. 페라이트 페이스트층의 일측 표면상의 U자형 컨덕터(4)의 단부가 다른 페라이트 페이트스층의 표면상의 다른 U자형 컨덕터와 결합되어, 2개의 U자형 컨덕터가 1개의 턴코일(turn coil) 컨덕터를 제공하게 된다.

이어, 인덕터(1A)상에 캐패시터(2')가 형성된다. 이 캐패시터(2')는 인쇄처리를 통해 교번적으로 절연층(7)과 전극컨덕터(5)를 적층함으로써 제조된다. 더욱이, 상기 캐패시터(2')상에 다른 인덕터(1b)가 형성된다.

결합 컨덕터(8A, 8B)는 인덕터(1A, 1B) 및 캐패시터(2')의 형성과 동시에 제조된다.

이어서, 인덕터(1A, 1B)와 캐패시터(2')를 갖춘 적층체가 결합컨덕터와 함께 소결(燒結)된 후, 인쇄처리와 소결처리를 통해 다수의 측면단자(3)가 형성된다.

상기한 적층처리에 있어서, 서로 다른 평면상의 소자들을 결합하기 위한 결합 컨덕터(8A 라던지 8B)가 제조된다. 그중 결합 컨덕터(8A)는 인덕터(1A)와 캐패시터(2')를 접속하고, 결합 컨덕터(8B)는 캐패시터(2')와 인덕터(1B)를 접속한다. 도면의 간단화를 위해 2개의 결합 컨덕터(8A, 8B)만을 도시하였지만, 다른 결합컨덕터들이 탑재될 수 있는 것은 물론이다.

제3도는 결합컨덕터의 제조단계를 나타낸 것으로, 이 실시예에서는 인덕터(1B)의 컨덕터(4)와 캐패시터(2')를 접속하기 위한 결합 컨덕터(8B)가 설명된다.

먼저, 절연파우더와 결합제로 이루어진 절연층(7a)이 제3도(a)에 나타낸 바와 같이 기판상에 설치된다.

다음에, 제3도(b)에 나타낸 바와 같이 상기 절연층(7a)상에 캐패시터 전극의 패턴에 관련한 컨덕터패턴(5a)이 형성된다. 이 제3도(b)에서, 컨덕터(X)는 인덕터(1B)에 접속되고, 컨덕터(X)는 결합컨덕터와 결합되는 돌출부(8a)를 갖춘 것으로 가정한다. 또 도전층(5a, 8a)에 대한 도전성 페이스트는, 은(Ag), 은-팔라듐(Ag-Pd), 구리(Cu), 니켈(Ni) 및 팔라듐(Pd)을 포함한 금속파우더와 결합체의 혼합물로 이루어진다.

이어서, 제3도(c)에 나타낸 바와 같이 제3도(b)의 패턴상에 절연층(7b)이 도전성 돌출부(8a)의 부분에 윈도우를 갖추고서 퇴적한다. 제3도(j)는 그 적층단면을 나타내고 있다.

다음에, 제3도(d)에 나타낸 바와 같이 도전성 칩(8b)이 돌출부(8a)와 결합되어 절연층(7b)상의 윈도우를 통해 절연층(7b ; 제3도(j)의 단면 참조)의 표면을 부분적으로 점유하도록 설치된다. 여기서, 상기 도전성 칩(8b)은 실제적으로 S자형이다.

이어서, 제3도(e)에 나타낸 바와 같이 절연층(7b)상에 윈도우가 컨덕터(8a)의 반대쪽 단부에서 컨덕터(8b)의 일부에 개구되도록 절연층(7c)이 형성된다. 이 제3도(e)의 윈도우는, 제3도(c)의 윈도우에 비해 결합컨덕터가 지그재그형상 또는 S자형상으로 절연층과 수직하게 연장되도록 길이(d)만큼 시프트된다. 여기서, 길이(d)는 300∼1200㎛가 바람직하지만, d=0도 가능하다.

다음에, 제3도(f)에 나타낸 바와 같이 절연층(7c)사에 캐패시터의 도전성 패턴(5a)에 대한 대향전극인 도전성 패턴(5b)이 설치된다. 이 도전성 패턴(5b)의 형상은 측면단자(3)와 결합된 부분에서 도전성 패턴(5a)의 형상과 다르다. 이와 동시에, 컨덕터 칩(8b)과 결합되는 컨덕터 칩(8c)이 그 칩(8c)의 단부가 절연층(7c)상에 위치하도록 설치되는데, 이 도전성 칩(8C)은 캐패시터를 제공하기 위한 전극(X)의 대향전극인 컨덕터(Y)와 결합하지 않는다.

제3도(b)와 제3도(f)에서 도전성 패턴(5a, 5b) 사이의 절연층의 두께는 20∼150㎛이고, 각 인쇄두께는 5∼10㎛로 평가되어야 한다. 따라서, 절연 페이스트의 급속건조특성으로 인하여 충분한 두께를 갖는 단일의 인쇄처리가 불가능하기 때문에, 상기 두께(20∼150㎛)를 얻는데 다수의 인쇄처리가 실시된다.

다음에, 제3도(g)에 나타낸 바와 같이 제3도(f)의 패턴상에 도전성 칩(8c)의 일부에 개구된 윈도우를 갖춘 절연층(7d)이 설치된다.

그 후, 제3도(h)에 나타낸 바와 같이 컨덕터 칩(8c)의 단부와 결합된 컨덕터 칩(8d)이 그 단부가 절연층(7d)상에 위치하도록 퇴적된다.

다음에, 제3도(i)에 나타낸 바와 같이 컨덕터 칩(8c)을 갖춘 결합부의 대향단부에서 컨덕터 칩(8d)의 일부가 절연층(7e)에 의해 덮히지 않도록 윈도우를 갖추고서 절연층(7e)이 퇴적된다.

상기한 처리는 결합 컨덕터(8B)를 얻는데 필요한 회수만큼 반복하고, 인덕터층(1B)의 결합컨덕터(8A)도 유사한 처리를 통해 제조된다.

따라서, 제조된 결합 컨덕터(8B)는 제5도(A)에 나타낸 바와 같이 지그재그형상 또는 S자형상의 반복으로 된다.

결합컨덕터가 인덕터, 캐패시터라던지 저항을 포함하는 내부소자와 각각 다른 소자라던지 외부소자를 결합하는데 사용되므로, 어떠한 측면단자(3)도 내부소자의 결합을 위해 사용되지 않게 된다. 또 결합컨덕터의 사용에 의해 본 다층 하이브리드회로에 복잡한 회로가 허용되는 바, 예를 들면 17개의 결합점(도면에서 원으로 나타냄)을 갖는 제4도에 나타낸 필터회로가 단지 12개의 측면단자를 갖는 5.0mm×5.0mm×2.8mm크기의 하이브리드회로내에 장착될 수 있다.

하이브리드회로상에 탑재된 외부소자들이 결합컨덕터를 통해 결합되는 경우, 결합컨덕터가 하이브리드회로의 표면으로 연장되는 점에 유의해야 한다.

제5도(B)와 제5도(C)는 본 결합컨덕터의 효과를 설명하기 위한 도면이다. 제5도(B)와 제5도(C)에 나타낸 바와 같이, 결합컨덕터가 종래의 방식으로 컨덕터로 충전된 관통구멍에 의해 실현되는 경우에는, 관통구멍내의 컨덕터와 절연층 또는 페라이트층 사이에서 소결처리시의 미소한 수축 또는 팽창이 문제를 야기시킬 수 있다.

컨덕터(9)의 수축이 절연층이라던지 페라이트층의 수축보다 큰 경우, 제5도(B)에 나타낸 바와 같이 컨덕터에 의해 절연층과 페라이트층에 바람직하지 못한 스트레스(stress)가 가해져 관통구멍 주위에 크랙(crack; 10)이 발생하게 된다. 컨덕터(9)의 수축이 절연층이라던지 페라이트층의 수축보다 작은 경우에는, 관통구멍 컨덕터(9)와 절연층 또는 페라이트층 사이에 간극(gap; 11)이 발생하게 되는데, 이 간극(11)은 하이브리드회로의 기계적인 강도를 저하시키게 된다.

한편, 본 고안에 따르면, 결합컨덕터 자체가 S자형 컨덕터칩과 절연층(또는 페라이트층)의 적층구조로 되어 있기 때문에, 어떠한 크랙이나 간극도 발생하지 않게 되고, 결합컨덕터의 각 도선성 칩은 매우 얇게 절연층 또는 페라이트층 사이에 설치되게 된다.

다음에는 본 고안에 따른 인덕터에 대해 설명한다. 인덕턴스(ρ)가 권회수에 비례한다는 것은 잘 알려져 있고, 이에 따라 커다란 인덕턴스가 요구되는 경우 권회수는 필요한 인덕턴스에 따라 증가한다. 그러나, 다층 하이브리드회로의 경우, 권회수의 증가는 회로 두께의 증가를 야기시키게 된다. 이 두께는 필요치보다 작아야 하기 때문에, 권회수가 제한되고, 때로는 필요한 인덕턴스가 얻어지지 않게 된다.

상기 문제를 해결하여 커다란 인덕턴스를 제공하기 위한 본 고안의 기본개념은, 각각 직렬로 연결된 다수의 배선을 제공하여 인덕턴스가 증가되도록 하는 것이다.

제6도는 본 고안에 따른 코일의 확대사시도를 나타낸 것으로, 도면에서 20은 강자성체이고, 201, 202는 코일이며, 203은 2개의 코일(201, 202)의 도전성 결합칩이고, 204, 205는 직렬접속된 코일의 단자이다.

각 코일(201, 202)은 코일축(0)을 따르는 나선형 또는 슬레노이드이고, 제1코일(201)의 코일축은 다른 코일(202)내에 존재한다.

제1코일(201)의 권회방향(a1)은 제2코일(202)의 권회방향(b1)과 반대이다. 코일축(0)을 따라, 코일(201)은 시계방향으로 감겨지는 한편, 다른 코일(202)은 반시계방향으로 감겨진다. 코일(201, 202)의 일단은 결합컨덕터(203)에 의해 상호 결합된다. 2개의 코일이 감겨지는 방향이 서로 반대이고, 또한 제1코일(201)의 일단이 코일(201, 202)의 상기 단부를 포함하는 평면상의 다른 코일(202)의 일단에 접속되기 때문에, 코일(201)에서의 전류방향은 코일(202)에서의 전류방향과 동일하고, 코일(201, 202)은 동일한 방향으로 자속(flux)을 제공하게 된다. 코일(201, 202)의 다른단(204, 205)은 직렬로 접속된 코일의 일단에 설치되어, 측면단자 또는 내부부품 또는 결합컨덕터에 접속된다.

코일(201, 202)은 동일방향의 자속을 제공하기 때문에, 직렬접속된 코일의 인덕턴스는 코일(201)의 권회수가 코일(202)의 권회수와 동일한 각 코일(201, 202)의 인덕턴스보다 4배정도 크다.

코일(201, 202)은 축(0)을 갖는 솔레노이드이고, 축(0)은 양 솔레노이드면에 존재한다. 그러므로, 직렬접속된 코일(201, 202)의 크기는 1개의 코일(201 또는 202)의 크기와 거의 동일하고, 이 코일의 크기는 인덕턴스의 크기에 비해 작기 때문에, 얇은 하이브리드구조에서 큰 인덕턴스가 얻어진다.

여기서, 코일(201, 202)은 서로 반대방향으로 감겨지고, 결합컨덕터(203)가 2개의 코일을 직렬로 접속한다는 점에 유의해야 한다. 그러므로, 어떠한 관통구멍 컨덕터도 2개의 코일을 직렬로 접속하는데 사용되지 않게 된다.

제 7도는 3개의 코일(200, 201, 202)이 직렬로 접속된 실시예를 나타낸 것이다. 이들 코일(200, 201, 202)은 모든 코일에 공통으로 존재하는 축(0)을 갖는 솔레노이드이다. 제1코일(200)의 감겨지는 방향(a0)은 제2코일(201)의 감겨지는 방향(b1)과 반대이고, 제2코일(201)의 감겨지는 방향(b1)은 제3코일(202)의 감겨지는 방향(a1)과 반대이다. 여기서, 이들 코일(200, 201, 202)은 동일한 방향으로 자속을 발생시킨다.

보다 큰 인덕턴스를 제공하기 위해 공통축을 갖는 4개 이상의 코일이 직렬로 접속될 수도 있다.

이하, 본 인덕터의 제조공정을 제8도에 의거 설명한다. 본 다층 하이브리드회로는 인쇄처리와 포토리소에칭처리, 스퍼터링처리, 증발처리라던지 플레이팅처리를 통해 제조된다. 다음의 실시예에서는 후막인쇄처리가 설명된다.

먼저, 제8도(a)에 나타낸 바와 같이 기판(100)상에 1쌍의 스트라이프형상으로 확장된 강자성층(501, 502)이 인쇄된다. 이 기판(100)은 이미 적층된 부품으로 가정한다. 이들 강자성층(501, 502)은 페라이트파우더와 결합제 및 용매의 혼합물인 강자성 페이스트의 스크린인쇄처리를 통해 제조된다. 여기서, 페라이트층은 절연층이라는 점에 유의해야 한다.

다음에, 제8도(b)에 나타낸 바와 같이 자성층(501, 502)과 기판상에 컨덕터 칩 또는 선(212, 222, 231, 241)이 인쇄되는데, 이들 컨덕터 칩은 코일의 일부와 그 코일들의 단자로서 기능한다.

다음에, 제8도(c)에 나타낸 바와 같이 강자성층(503∼505)이 제1자성층(501, 502)으로 덮히지 않은 부분이 이 제2자성층(503, 504, 505)으로 덮히도록 인쇄된다. 여기서, 도전성 칩(212, 222, 231, 241)의 단부는 제2자성층으로 덮히지 않는다.

그후, 제8도(d)에 나타낸 바와 같이 자성층(504)상에 도전성 칩(212, 222, 231, 241)이 제8도(b)에서 인쇄된 것들과 접속되도록 인쇄된다. 이와 동시에, 자성층(503)상에 도전성 칩(211, 221)이 인쇄되고, 자성층(505)상에 도전성 칩(25)이 인쇄된다.

이어서, 제8도(e)에 나타낸 바와 같이 자성층(503, 504) 사이의 공간 및 자성층(504, 505) 사이의 공간이 채워지도록 강자성층(506, 507)이 인쇄된다.

다음에, 제8도(f)에 나타낸 바와 같이 자성층(503, 506)상에 컨덕터칩(211, 212)이 제8도(d)에서 인쇄된 것들과 접속되도록 설치된다. 이와 동시에, 자성층(504, 5065)상에 도전성 칩(212, 222)이 인쇄되어, 제8도(D)에서 인쇄된 것들과 접속된다. 더욱이, 자성층(504, 507)상에 도전성 칩(231, 241)이 제8도(d)에서 인쇄된 것들과 접속되도록 인쇄되고, 자성층(505, 507)상에 도전성 칩(232, 242)이 자성층(505)상의 컨덕터(25)에 접속되도록 설치된다.

상기 컨덕터 칩211과 212, 221과 222, 231과 232, 241과 242는 각 쌍의 전자가 후자와 반대 방향으로 되도록 설치된다.

마찬가지로, 제8도(g)내지 제8도(n)에 나타낸 바와 같이 컨덕터 칩(211, 212 내지 241, 242)과 강자성층은 코일의 권회수에 따라 인쇄된다. 이들 도면에서 참조부호 508∼517은 강자성층을 나타낸다.

마지막으로, 제8도(o)에 나타낸 바와 같이 결합칩(213, 223, 233, 243)이 코일(221, 212,; 221, 222; 231, 232; 241, 242)의 단부와 각각 접속된다. 이에 따라, 각각 2개의 직렬접속된 코일을 갖춘 4개의, 코일이 얻어진다.

상술한 바와 같이,본 고안에 따른 인덕터는 다수의 직렬접속된 코일을 갖춤으로써, 얇은 구조에서 큰 인덕턴스를 얻을 수 있다. 다수의 코일이 공통축의 주위에 제공됨으로써, 코일의 총 두께는 단일의 코일과 거의 같아지게 되고, 그에 따라 인덕터의 총 크기는 단일의 코일의 크기와 거의 같아지게 된다. 더욱이, 2개의 코일이 반대방향으로 감겨지기 때문에, 2개의 코일의 단부를 접속하기 위한 결합칩이 단일의 평면상에 존재하게 되어 2개의 코일의 접속을 위해 어떠한 컨덕터도 사용되지 않게 된다.

상기한 설명으로부터 새롭고 개선된 다층 하이브리드회로가 얻어진다는 것이 명백해진다. 물론 명시된 실시예들은 단지 설명을 용이하게 하고자 하는 것일 뿐이고, 본 고안의 범위를 제한하고자 하는 것이 아님을 유의해야 한다. 그러므로, 참조는 본 고안의 범위를 나타내는 명세서보다는 첨부한 실용신안등록청구의 범위에 대해 이루어져야 한다.

[고안의 효과]

이상 설명한 바와 같이 본 고안에 의하면, 적어도 인쇄회로기판 자체에 인덕터, 캐패시터, 저항을 포함하는 적층인쇄회로기판을 갖추고서 높은 동작신뢰성이 확보되는 비교적 얇은 구조의 다층 하이브리드회로를 제공할 수 있게 된다.

Claims (8)

1. 절연층과 이 절연층상의 도전층을 포함하고 있는 캐패시터(2')와, 절연자성층과 다수의 도전성 배선층을 포함하고서 도전성 배선층 사이에 상기 절연자성층을 개재시킴으로써 코일을 구성하는 인덕터(1A, 1B), 절연층과 리드선으로서의 도전층과 함께 상기 절연층상에 퇴적되는 저항층을 포함하고 있는 저항 및, 상기 캐패시터와 상기 인덕터라던지 저항을 상호 결합하고 적어도 하나의 절연층과 소망하는 배선패턴에 따라 상기 절연층상에 퇴적된 도전층을 갖춘 내부배선부로부터 선택된 적어도 하나를 포함하는 평탄형 적층체와; 상기 캐패시터와 상기 인덕터 및 상기 저항의 외부접속을 위해 상기 적층체 측벽상에 설치된 다수의 측면단자(3) 및; 다른 절연층상의 도전성 패턴을 접속하기 위해 절연층 평면에 수직한 방향으로 상기 캐패시터, 상기 인덕터, 상기 저항 및 상기 내부배선중의 적어도 하나의 상기 절연층을 관통하는 결합컨덕터(8A, 8B)를 구비한 다층 하이브리드회로에 있어서, 상기 절연층의 적어도 하나는 상기 결합컨덕터를 수용하기 위한 구멍을 갖추고 있고, 상기 결합컨덕터(8A, 8B)는 상기 절연층의 상기 구멍을 통하는 S자형상의 다수의 확장된 도전성 칩을 구비하고 있으며, 상기 각 도전성 칩은 인접한 컨덕터칩과 절연층상에 부분적으로 퇴적되어 상기 연속적인 컨덕터칩이 상기 절연층의 상기 구멍을 통해 절연층 평면에 수직한 확장된 컨덕터를 형성하도록 되어 있는 것을 특징으로 하는 다층 하이브리드회로.
2. 제1항에 있어서, 상기 인덕터(1A, 1B)의 적어도 하나는, 공통축(0)을 갖추고서 반대방향으로 감겨져 있으며, 각각에 의한 자속이 동일한 방향으로 되도록 각각의 일단이 존재하는 평면상에서 직렬로 접속된 다수의 코일을 갖추고 있고, 상기 각 코일의 일부를 구성하는 도전성 배선층이 동일한 절연자성층상에 퇴적된 것을 특징으로 하는 다층 하이브리드회로.
3. 제1항에 있어서, 상기 절연층상의 구멍이 각 절연층에 대해 교번적으로 시프트되는 것을 특징으로 하는 다층 하이브리드회로.
4. 제3항에 있어서, 상기 시프트 길이가 300㎛ 내지 1200㎛ 사이의 범위인 것을 특징으로 하는 다층 하이브리드회로.
5. 제1항에 있어서, 상기 적층체가 그 몸체상에 전자부품(2)을 탑재한 것을 특징으로 하는 다층 하이브리드회로.
6. 제1항에 있어서, 상기 결합컨덕터(8A, 8B)가 상기 적층체의 표면상에 연장된 것을 특징으로 하는 다층 하이브리드회로.
7. 제5항에 있어서, 2개의 코일(201, 202)이 직렬로 접속된 것을 특징으로 하는 다층 하이브리드회로.
8. 제5항에 있어서, 3개의 코일(200, 201, 202)이 직렬로 접속된 것을 특징으로 하는 다층 하이브리드회로.