JP3166158B2 - 積層回路部品の構造 - Google Patents
積層回路部品の構造Info
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- JP3166158B2 JP3166158B2 JP32686689A JP32686689A JP3166158B2 JP 3166158 B2 JP3166158 B2 JP 3166158B2 JP 32686689 A JP32686689 A JP 32686689A JP 32686689 A JP32686689 A JP 32686689A JP 3166158 B2 JP3166158 B2 JP 3166158B2
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
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- Coils Or Transformers For Communication (AREA)
- Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
- Ceramic Capacitors (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、磁性体と導体との積層構造により形成され
た複合インダクタと、誘電体と導体との積層構造により
形成された複合コンデンサとを重畳してなる積層回路部
品に関する。
た複合インダクタと、誘電体と導体との積層構造により
形成された複合コンデンサとを重畳してなる積層回路部
品に関する。
（従来の技術） 複合インダクタと複合コンデンサとを重畳してなる積
層回路部品において、内部に形成されているインダクタ
（トランスを構成する場合があるが、本明細書では単に
インダクタで代表させ、トランスについての説明を省略
する）素子とコンデンサ素子との電気的接続には、積層
回路部品の側面に形成した端子電極により行なってき
た。
層回路部品において、内部に形成されているインダクタ
（トランスを構成する場合があるが、本明細書では単に
インダクタで代表させ、トランスについての説明を省略
する）素子とコンデンサ素子との電気的接続には、積層
回路部品の側面に形成した端子電極により行なってき
た。
（発明が解決しようとする問題点） しかし、近年における電子機器の高品質化に伴ない、
１個の積層回路部品に内蔵する素子数が増え、インダク
タ素子とコンデンサ素子との接続数も増え、側面に形成
した端子電極だけでは接続数が不足する。
１個の積層回路部品に内蔵する素子数が増え、インダク
タ素子とコンデンサ素子との接続数も増え、側面に形成
した端子電極だけでは接続数が不足する。
例えばビデオムービーやテレビジョン等の高画質化に
伴ない、その内部に使用される積層回路部品によるLCフ
ィルタに要求される特性が厳しくなり、その要求に応え
るため、内部素子数を増やさざるを得ない。
伴ない、その内部に使用される積層回路部品によるLCフ
ィルタに要求される特性が厳しくなり、その要求に応え
るため、内部素子数を増やさざるを得ない。
具体的には、従来、5.0mm×5.0mm×2.8mmのサイズで
側面に12端子（３端子×４面）形成するか、あるいは3.
5mm×3.5mm×2.8mmのサイズで側面に10端子（３端子×
２面、２端子×２面）形成しているが、これ以上端子電
極を増やすことは、端子電極形成精度と、積層回路部品
を基板に実装する際の実装位置精度等の面から困難であ
る。
側面に12端子（３端子×４面）形成するか、あるいは3.
5mm×3.5mm×2.8mmのサイズで側面に10端子（３端子×
２面、２端子×２面）形成しているが、これ以上端子電
極を増やすことは、端子電極形成精度と、積層回路部品
を基板に実装する際の実装位置精度等の面から困難であ
る。
本発明は、上述した問題点に鑑み、必要な素子接続数
を確保して内蔵する素子数を従来より増やすことのでき
る構造の積層回路部品の構造を提供することを目的とす
る。
を確保して内蔵する素子数を従来より増やすことのでき
る構造の積層回路部品の構造を提供することを目的とす
る。
（問題点を解決するための手段） 上記の目的を達成するため、本発明は、磁性体と導体
との積層構造により形成されたインダクタと、誘導体と
内部電極との積層構造により形成されたコンデンサとを
内部素子として重畳してなる積層回路部品において、前
記積層回路部品の内部で、前記誘電体層およびまたは磁
性体層と素子間接続用導体とを交互に積層することによ
り、積層回路部品の側面の端子電極に接続されない前記
素子間接続用導体を層間にジグザグ状に配置して積層方
向に形成し、該素子間接続用導体により内部素子間を接
続したことを特徴とする。
との積層構造により形成されたインダクタと、誘導体と
内部電極との積層構造により形成されたコンデンサとを
内部素子として重畳してなる積層回路部品において、前
記積層回路部品の内部で、前記誘電体層およびまたは磁
性体層と素子間接続用導体とを交互に積層することによ
り、積層回路部品の側面の端子電極に接続されない前記
素子間接続用導体を層間にジグザグ状に配置して積層方
向に形成し、該素子間接続用導体により内部素子間を接
続したことを特徴とする。
（作用） 積層回路部品の内部に形成された素子の一部は、ジグ
ザクに形成された導体により電気的に接続され、該導体
により接続された分だけ、側面の端子電極数が少なくな
る。
ザクに形成された導体により電気的に接続され、該導体
により接続された分だけ、側面の端子電極数が少なくな
る。
（実施例） 第１図は本発明による積層回路部品の構造の一実施例
を示す断面図であり、複合インダクタ1Aと、複合コンデ
ンサ２と、複合インダクタ1Bとが重畳され、側面に端子
電極３が、インダクタ1A、1Bのコイル用導体４やコンデ
ンサの内部電極用導体５に接続される。このように、本
実施例において、複合インダクタ1A、1B間に複合コンデ
ンサ２を介在させている理由は、例えば第３図に示すよ
うな内蔵素子数が多い積層LCフィルタ（第４図にその特
性を示す）を構成する場合、各々のインダクタ間のクロ
ストークを防止するためである。8Aは、複合インダクタ
1a内の導体４と複合コンデンサ２内の導体５を接続する
ために、積層体内部に積層方向にジグザグに形成された
素子間接続用導体である。8Bは、複合コンデンサ２内の
導体５と複合インダクタ1b内の導体４を接続するため
に、積層体内部に積層方向にジグザグに形成された素子
間接続用導体である。これらの素子間接続用導体8A、8B
は、積層回路部品の側面の端子電極３には接続されな
い。
を示す断面図であり、複合インダクタ1Aと、複合コンデ
ンサ２と、複合インダクタ1Bとが重畳され、側面に端子
電極３が、インダクタ1A、1Bのコイル用導体４やコンデ
ンサの内部電極用導体５に接続される。このように、本
実施例において、複合インダクタ1A、1B間に複合コンデ
ンサ２を介在させている理由は、例えば第３図に示すよ
うな内蔵素子数が多い積層LCフィルタ（第４図にその特
性を示す）を構成する場合、各々のインダクタ間のクロ
ストークを防止するためである。8Aは、複合インダクタ
1a内の導体４と複合コンデンサ２内の導体５を接続する
ために、積層体内部に積層方向にジグザグに形成された
素子間接続用導体である。8Bは、複合コンデンサ２内の
導体５と複合インダクタ1b内の導体４を接続するため
に、積層体内部に積層方向にジグザグに形成された素子
間接続用導体である。これらの素子間接続用導体8A、8B
は、積層回路部品の側面の端子電極３には接続されな
い。
この積層回路部品は次のように作られる。第１図にお
いて、まずインダクタ1Aとなる積層体を作る。すなわ
ち、例えば電気絶縁性の多いフェライト粉をバインダー
によりペースト化したものと、コイル形成用導体粉をバ
インダーによりペースト化したものとを、１つの積層面
に複数個のハーフコイルが形成されるように、印刷法に
より交互に積層し、コイル用導体４のパターンが磁性体
６の層間から次の層間へ順次つながるようにコイル状に
形成された積層体を形成する。
いて、まずインダクタ1Aとなる積層体を作る。すなわ
ち、例えば電気絶縁性の多いフェライト粉をバインダー
によりペースト化したものと、コイル形成用導体粉をバ
インダーによりペースト化したものとを、１つの積層面
に複数個のハーフコイルが形成されるように、印刷法に
より交互に積層し、コイル用導体４のパターンが磁性体
６の層間から次の層間へ順次つながるようにコイル状に
形成された積層体を形成する。
このように形成された積層体上に複合コンデンサ２を
形成する。この複合コンデンサ２の形成も前記同様に誘
電体７と内部電極用導体５とを印刷法により交互に積層
して形成する。そして、該複合コンデンサ２上に前記複
合インダクタ1Bを前述したインダクタ1Aの手法によって
重畳して形成する。そしてこのように重畳して形成され
た積層体を焼成し、その後、端子電極３を印刷、焼成等
により形成する。
形成する。この複合コンデンサ２の形成も前記同様に誘
電体７と内部電極用導体５とを印刷法により交互に積層
して形成する。そして、該複合コンデンサ２上に前記複
合インダクタ1Bを前述したインダクタ1Aの手法によって
重畳して形成する。そしてこのように重畳して形成され
た積層体を焼成し、その後、端子電極３を印刷、焼成等
により形成する。
そして、このような一連の積層工程と同時に、必要に
応じ、複合インダクタ1A内の導体４と複合コンデンサ２
内の導体５を接続する素子間接続用導体8A、あるいは複
合コンデンサ２内の導体５と複合インダクタ1B内の導体
４を接続する素子間接続用導体8Bとを形成する。また、
必要に応じ、複合インダクタ1A、1Bの各導体４、４間を
接続する素子間接続用導体を形成する場合がある。
応じ、複合インダクタ1A内の導体４と複合コンデンサ２
内の導体５を接続する素子間接続用導体8A、あるいは複
合コンデンサ２内の導体５と複合インダクタ1B内の導体
４を接続する素子間接続用導体8Bとを形成する。また、
必要に応じ、複合インダクタ1A、1Bの各導体４、４間を
接続する素子間接続用導体を形成する場合がある。
第２図は前記複合コンデンサ２内の導体５と複合イン
ダクタ1B内の導体４を接続する素子間接続用導体8Bの、
複合コンデンサ２内の部分の一部を形成する工程を示す
もので、まず（１）で示すように、誘電体粉とバインダ
ーとからなるペーストを塗布して誘電体層7aを形成す
る。
ダクタ1B内の導体４を接続する素子間接続用導体8Bの、
複合コンデンサ２内の部分の一部を形成する工程を示す
もので、まず（１）で示すように、誘電体粉とバインダ
ーとからなるペーストを塗布して誘電体層7aを形成す
る。
次に第２図（２）に示すように、誘電体層7a上に、形
成するコンデンサ数に相当する数の導体5aを形成する。
このとき、複合インダクタ1Bの導体４に接続する導体ｘ
については、素子間接続用導体の一部となる導体層8aを
突出部分として一体に形成しておく。なお、この導体層
5a、8aを形成する導体ペーストは、例えばAg、Ag−Pd、
Cu、Ni、Pd等の金属粉とバインダーとを混合してなるも
のである。
成するコンデンサ数に相当する数の導体5aを形成する。
このとき、複合インダクタ1Bの導体４に接続する導体ｘ
については、素子間接続用導体の一部となる導体層8aを
突出部分として一体に形成しておく。なお、この導体層
5a、8aを形成する導体ペーストは、例えばAg、Ag−Pd、
Cu、Ni、Pd等の金属粉とバインダーとを混合してなるも
のである。
次に第２図（３）に示すように、前記導体層8aの一部
を残して、ほぼ全面に、前記誘電体ペーストの印刷によ
り誘電体層7bを形成する。
を残して、ほぼ全面に、前記誘電体ペーストの印刷によ
り誘電体層7bを形成する。
次に第２図（４）に示すように、前記導体層8aの露出
している部に重なり、かつ誘電体層7bの一部に重なるよ
うに、導体層8bを形成する。
している部に重なり、かつ誘電体層7bの一部に重なるよ
うに、導体層8bを形成する。
次に第２図（５）に示すように、前記導体層8bの一部
（導体層8aとの接続部の反対側）のみが露出するよう
に、誘電体層7cを形成する。この場合、第２図（３）と
第２図（５）における誘電体層7cを印刷しない箇所は、
図面上左右方向に300μｍ〜1200μｍずらして設計され
ており、これによりジグザグ状の導体が形成される。
（導体層8aとの接続部の反対側）のみが露出するよう
に、誘電体層7cを形成する。この場合、第２図（３）と
第２図（５）における誘電体層7cを印刷しない箇所は、
図面上左右方向に300μｍ〜1200μｍずらして設計され
ており、これによりジグザグ状の導体が形成される。
次に第２図（６）に示すように、前記導体層5aにそれ
ぞれ対応する部分（ただし側面の前記端子電極３に接続
される部分が相違する）に内部電極となる導体層5bを形
成する。また、同時に、前記導体層8bの露出している部
分に重なり、かつ誘電体層7cの一部に重なるように、導
体層8cを形成する。該導体層8cは、内部電極となる導体
層ｙ（該導体層ｙは前記導体層ｘに対応する）に接続し
ない。なお、第２図（２）、（６）の１つの導体層5a、
5b間の導電体層は通常20μｍ〜150μｍの厚みに設定さ
れるが、実際の積層工程では、印刷した誘電体ペースト
の乾燥性の点から、所定の層間を一度に印刷するのでは
なく、１回の印刷で５μｍ〜10μｍの厚みになるように
誘電体ペースト粘度、印刷条件を設定し、印刷、乾燥を
繰り返して所定の厚みの電極間誘電体層を形成する。
ぞれ対応する部分（ただし側面の前記端子電極３に接続
される部分が相違する）に内部電極となる導体層5bを形
成する。また、同時に、前記導体層8bの露出している部
分に重なり、かつ誘電体層7cの一部に重なるように、導
体層8cを形成する。該導体層8cは、内部電極となる導体
層ｙ（該導体層ｙは前記導体層ｘに対応する）に接続し
ない。なお、第２図（２）、（６）の１つの導体層5a、
5b間の導電体層は通常20μｍ〜150μｍの厚みに設定さ
れるが、実際の積層工程では、印刷した誘電体ペースト
の乾燥性の点から、所定の層間を一度に印刷するのでは
なく、１回の印刷で５μｍ〜10μｍの厚みになるように
誘電体ペースト粘度、印刷条件を設定し、印刷、乾燥を
繰り返して所定の厚みの電極間誘電体層を形成する。
次に第２図（７）に示すように、前記導体層8cの一部
を残して、ほぼ全面に、前記誘電体ペーストの印刷によ
り誘電体層7dを形成する。
を残して、ほぼ全面に、前記誘電体ペーストの印刷によ
り誘電体層7dを形成する。
次に第２図（８）に示すように、前記導体層8cの露出
している部分に重なり、かつ誘電体層7dの一部に重なる
ように、導体層8dを形成する。
している部分に重なり、かつ誘電体層7dの一部に重なる
ように、導体層8dを形成する。
次に第２図（９）に示すように、前記導体層8dの一部
（導体層8cとの接続部の反対側）のみが露出するよう
に、誘電体層7eを形成する。
（導体層8cとの接続部の反対側）のみが露出するよう
に、誘電体層7eを形成する。
以下（２）〜（９）の工程を、必要な回数繰り返した
後、複合インダクタ1B内においても、同様の方法で素子
間接続用導体8Bを形成する。
後、複合インダクタ1B内においても、同様の方法で素子
間接続用導体8Bを形成する。
このようにして形成された導体8A、8Bは第５図に示す
ようにジグザグな構造となる。このような部品内部の導
体8A、8Bにより内部素子間を接続すれば、端子電極３の
数が少なくてすみ、第３図に示したように、インダクタ
素子とコンデンサ素子との接続箇所が17箇所（丸印で示
す）あり、側面に端子電極３が12端子しか無いような5.
0mm×5.0mm×2.8mmのサイズの積層フィルタであって
も、前述したような素子間接続用導体8A、8Bを必要数設
けることにより、実現可能となる。
ようにジグザグな構造となる。このような部品内部の導
体8A、8Bにより内部素子間を接続すれば、端子電極３の
数が少なくてすみ、第３図に示したように、インダクタ
素子とコンデンサ素子との接続箇所が17箇所（丸印で示
す）あり、側面に端子電極３が12端子しか無いような5.
0mm×5.0mm×2.8mmのサイズの積層フィルタであって
も、前述したような素子間接続用導体8A、8Bを必要数設
けることにより、実現可能となる。
また、前記導体8A、8Bの代わりに、積層回路部品を縦
にスルーホールをあけ、その中に導体ペーストを挿入す
ることにより、素子間接続用導体を形成することが考え
られるが、このスルーホールによる場合、誘電体あるい
は磁性体と接続用導体との間のわずかな焼成縮率差によ
り不具合が生じる。すなわち、第６図に示すように、ス
ルーホール法による接続用導体９の焼成縮率が誘電体あ
るいは磁性体より大きい場合、焼成後の誘電体あるいは
磁性体に接続用導体より応力が加わり、最悪の場合クラ
ック10が発生する。反対に、接続用導体９の焼成縮率が
誘導体あるいは磁性体より小さい場合、第７図に示すよ
うに、焼成後の誘電体あるいは磁性体と接続用導体との
間に隙間11が発生し、この隙間11が積層回路部品の素地
強度の低下をひき起こす。
にスルーホールをあけ、その中に導体ペーストを挿入す
ることにより、素子間接続用導体を形成することが考え
られるが、このスルーホールによる場合、誘電体あるい
は磁性体と接続用導体との間のわずかな焼成縮率差によ
り不具合が生じる。すなわち、第６図に示すように、ス
ルーホール法による接続用導体９の焼成縮率が誘電体あ
るいは磁性体より大きい場合、焼成後の誘電体あるいは
磁性体に接続用導体より応力が加わり、最悪の場合クラ
ック10が発生する。反対に、接続用導体９の焼成縮率が
誘導体あるいは磁性体より小さい場合、第７図に示すよ
うに、焼成後の誘電体あるいは磁性体と接続用導体との
間に隙間11が発生し、この隙間11が積層回路部品の素地
強度の低下をひき起こす。
一方、本発明のように、誘電体あるいは磁性体と接続
用導体とを交互に積層する構造とすることにより、各導
体層を薄く、しかも誘電体や磁性体間に介在する形で形
成されるため、前記クラックの発生や隙間の発生が起こ
らない。
用導体とを交互に積層する構造とすることにより、各導
体層を薄く、しかも誘電体や磁性体間に介在する形で形
成されるため、前記クラックの発生や隙間の発生が起こ
らない。
第８図は本発明の他の実施例であり、積層回路部品の
表面にトランジスタ、ICまたは抵抗等の電子部品12を搭
載したものである。このような電子部品12を搭載する場
合、本発明のような素子間の内部接続構造をとることに
より、電子部品12に接続する端子電極３の配置や導体パ
ターンの設計の自由度が高くなる。なお、電子部品12が
積層回路部品の裏面あるいは表裏面に搭載しても良い。
表面にトランジスタ、ICまたは抵抗等の電子部品12を搭
載したものである。このような電子部品12を搭載する場
合、本発明のような素子間の内部接続構造をとることに
より、電子部品12に接続する端子電極３の配置や導体パ
ターンの設計の自由度が高くなる。なお、電子部品12が
積層回路部品の裏面あるいは表裏面に搭載しても良い。
また、表面あるいは裏面に抵抗層を形成したものにも
本発明を適用できる。
本発明を適用できる。
（発明の効果） 請求項１によれば、積層構造によるコンデンサとイン
ダクタとを重畳してなる積層回路部品の内蔵素子間を、
積層回路部品の側面の端子電極に接続されないジグザグ
状に形成された内部導体により接続したので、側面の端
子電極数を減少させることができ、従って、内部素子数
の多い積層回路部品を実現でき、近年の高密度、高品質
の電子機器の要求に答えられる積層回路部品が提供でき
る。また、素子間接続用導体をジグザグに形成したの
で、誘電体あるいは磁性体と前記導体との縮率の差があ
る場合においても、クラック発生等の不具合が発生する
おそれもない。
ダクタとを重畳してなる積層回路部品の内蔵素子間を、
積層回路部品の側面の端子電極に接続されないジグザグ
状に形成された内部導体により接続したので、側面の端
子電極数を減少させることができ、従って、内部素子数
の多い積層回路部品を実現でき、近年の高密度、高品質
の電子機器の要求に答えられる積層回路部品が提供でき
る。また、素子間接続用導体をジグザグに形成したの
で、誘電体あるいは磁性体と前記導体との縮率の差があ
る場合においても、クラック発生等の不具合が発生する
おそれもない。
請求項２によれば、素子間の内部接続構造をとること
により、電子部品に接続する端子電極の配置や導体パタ
ーンの設計の自由度が高なり、合理的な設計の混成集積
回路が実現される。
により、電子部品に接続する端子電極の配置や導体パタ
ーンの設計の自由度が高なり、合理的な設計の混成集積
回路が実現される。
第１図は本発明による積層回路部品の一実施例を示す断
面図、第２図は該実施例の素子間接続用導体の形成工程
を示す製造工程図、第３図は該実施例による積層回路部
品によって構成されるLCフィルタの回路の一例を示す回
路図、第４図はその特性図、第５図は該実施例の接続用
導体を示す断面図、第６図および第７図はスルーホール
法により素子間接続用導体を形成した場合の問題点を説
明する断面図、第８図は本発明の他の実施例を示す断面
図である。 1A、1B:複合インダクタ、2:複合コンデンサ、3:端子電
極、4:コイル用導体、5:内部電極用導体、6:磁性体、7:
誘電体、8A、8B:素子間接続用導体、12:電子部品
面図、第２図は該実施例の素子間接続用導体の形成工程
を示す製造工程図、第３図は該実施例による積層回路部
品によって構成されるLCフィルタの回路の一例を示す回
路図、第４図はその特性図、第５図は該実施例の接続用
導体を示す断面図、第６図および第７図はスルーホール
法により素子間接続用導体を形成した場合の問題点を説
明する断面図、第８図は本発明の他の実施例を示す断面
図である。 1A、1B:複合インダクタ、2:複合コンデンサ、3:端子電
極、4:コイル用導体、5:内部電極用導体、6:磁性体、7:
誘電体、8A、8B:素子間接続用導体、12:電子部品
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭62−279622（ＪＰ，Ａ) 実開 昭60−9220（ＪＰ，Ｕ) 実開 昭62−134227（ＪＰ，Ｕ)
Claims (2)
- 【請求項１】磁性体と導体との積層構造により形成され
たインダクタと、誘導体と内部電極との積層構造により
形成されたコンデンサとを内部素子として重畳してなる
積層回路部品において、 前記積層回路部品の内部で、前記誘電体層およびまたは
磁性体層と素子間接続用導体とを交互に積層することに
より、積層回路部品の側面の端子電極に接続されない前
記素子間接続用導体を層間にジグザグ状に配置して積層
方向に形成し、該素子間接続用導体により内部素子間を
接続した ことを特徴とする積層回路部品の構造。 - 【請求項２】請求項１の積層回路部品の表面またはおよ
び裏面に、電子部品を搭載したことを特徴とする積層回
路部品の構造。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32686689A JP3166158B2 (ja) | 1989-12-15 | 1989-12-15 | 積層回路部品の構造 |
| MYPI90002137A MY105486A (en) | 1989-12-15 | 1990-12-05 | A multilayer hybrid circuit. |
| EP96202397A EP0751571A3 (en) | 1989-12-15 | 1990-12-13 | A multilayer hybrid circuit |
| DE69033993T DE69033993T2 (de) | 1989-12-15 | 1990-12-13 | Mehrschicht-Hybridschaltkreis |
| EP90403576A EP0433176B1 (en) | 1989-12-15 | 1990-12-13 | A multilayer hybrid circuit |
| US07/627,692 US5225969A (en) | 1989-12-15 | 1990-12-14 | Multilayer hybrid circuit |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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-
1989
- 1989-12-15 JP JP32686689A patent/JP3166158B2/ja not_active Expired - Lifetime
Also Published As
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| JPH03187208A (ja) | 1991-08-15 |
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