JPH03181241A - アドレス発生装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、テレビジョン信号の走査線順入替えに代表さ
れる、単位信号の転置によりスクランルブルおよびデス
クランブルを行なって情報信号の内容を秘匿するための
転置先アドレスを発生させるアドレス発生装置に関し、
特に、比較的簡単な回路構成により高速動作が可能なよ
うにしたものである。

（発明の概要） 本発明アドレス発生装置は、それぞれ複数個の単位信号
からなる情報信号の各ブロック毎に、Ｎとおりのアドレ
スを擬似的にランダムな順序で１回づつ発生させるため
に、Ｎとおりのアドレスを順次にカウントするカウンタ
の出力を、Ｎとおりのアドレス空間からＮとおりの他の
アドレス空間への１対ｌ写像回路により、鍵信号を参照
して変換することによって転置先アドレスを発生させる
ものであり、条件判断によるフィードバック制御の必要
をなくして動作の高速化および回路の構成の簡単化を図
ったものである。なお、１対１写像は、アドレスをベク
トルで表現するとともにその成分毎の１対１写像回路ブ
ロックを複数段縦続配置することにより実現している。

（従来の技術） テレビジョン映像信号のスクランブル伝送方式の一つと
して、走査線転移方式あるいはラインバーξユテーショ
ン方式と称する走査線順入替え方式は、例えば１フイー
ルドを入替えの単位ブロックとし、この単位ブロック内
で走査線の順序の入替えを行なったうえで伝送し、受信
側では逆の順序の入替えを行なって復元するスクランブ
ル伝送方式である。ここで、走査線の順序の入替えを行
なうには、ｌブロック分の走査線を、−旦メモリに書込
んだ後に、そのｌブロック分の走査線を書込んだときと
は異なる擬似的ランダムな順序でメモリから読出す、と
いう操作を繰返し行なうのが一般である。なお、かかる
操作を行なうには、メモリ書込時または続出時あるいは
その両方において、ｌブロック分の走査線アドレスを擬
似的にランダムな順序で、１回ずつ、重複することなく
、しかも余りなく発生させる必要がある。

従来のこの種のアドレス発生装置としては、第５図に示
すように暗号回路を用いたもの、および、第６図に示す
ようにソフトウェア処理により予め作成した変換表を用
いたものがある。かかる従来装置について、Ｎ本の走査
線をｌブロックとして走査線順入替えを行なう場合を例
にとって以下に説明する。

まず、暗号回路を用いた従来装置では、２ｒ≧Ｎを満足
する整数ｒにつき、ｒヒフ１分の暗号回路にＯ〜（２’
−１）の値を順に入力すると０〜（２’−１）の値が順
序を変えて１回づつ出力されることを利用し、かかる出
力のうち、走査線アドレスとして得るＮ未満の出力値だ
けを有効な転置先アドレスとして使用する。具体的には
、第５図に示すように、カウンタ５１の順次の計数値を
暗号回路５２により上述のように変換した出力値を擬似
ランダムアドレス値として出力する。なお、カウンタ５
１は、走査線ブロックの始端でリセットされたのち、原
則的には、走査線周期毎にカウントアツプするが、暗号
回路５２で変換した後の出力値がＮ以上になった場合に
は、比較器５３により検出して始端から再度カウントア
ツプし直すことにより、Ｎを超えるカウント値はスキッ
プする。

なお、かかる従来装置は、カウンタ５１が上述のように
してその順次の計数値をスキップすることがあるので、
カウンタ５１を順次アドレスのカウントには使用し得な
い。

そこで、順次アドレスをメモリに順次に書込んだのちに
擬似ランダムアドレス値 読出すことによってスクランブル・デスクランブルを行
なう場合や、逆に、擬似ランダムアドレスをメモリに順
次に書込んだのちに順次アドレスメモリから読出す場合
になど、順次アドレスを出力する必要がある場合には、
別個のカウンタ５６を設ける必要がある。

また、ソフトウェア処理による従来装置では、第６図に
示すような回路構成の回路により、まず、スイッチ６３
および６４をマイクロプロセッサ回路６５側に接続し、
擬似ランダム信号を参照しながらソフトウェア処理によ
って、順次アドレス値と擬似ランダムアドレス値との間
の変換表を予め作成してＲＡＭ６２に記憶させた後に、
スイッチ６３および６４を反対側に切換え、カウンタ６
１を走査線周期毎にカウントアツプさせながら、そのカ
ンウド値すなわち順次アドレス値を、ＲＡＭ６２上の変
換表に従い、擬似ランダムアドレス値に変換して出力す
る。

しかして、第５図示の暗号回路を用いた従来装置では、
前述したように、走査線の転置光としては無効なアドレ
スの発生を抑制するためにカウンタ５１にスキップ動作
をさせる場合があり、したがって、比較器５３のような
条件判断回路を設ける必要があるのみならず、スキップ
動作のタイミング制御過程が複雑なものになり、また、
スキップ動作を要する時間だけアドレス発生の所要時間
が増太し、最悪の場合には、一つのアドレス発生にスキ
ップ動作を（２’−Ｎ）回繰返す可能性さえあり、タイ
ミング設計には、この最悪の場合のアドレス発生時間を
見込む必要がある。したがって、この種の従来装置では
、高速動作のアドレス発生が困難であった。

また、第６図示のソフトウェア処理による従来装置では
、回路構成の点で、ソフトウェア処理にマイクロプロセ
ッサのような比較的大規模のハードウェアを必要とする
のみならず、動作速度の点でも、ソフトウェア処理に要
する時間の故にあまり高速の動作は望めなかった。

（課題を解決するための手段） 本発明の目的は、上述した従来の課題を解決し、アドレ
ス発生の所要時間を短くして高速動作のアドレス発生を
可能にしたアドレス発生装置を提供することにある。

本発明の他の目的は、ソフトウェア処理による従来装置
のように大規模のハードウェアを必要とせず、比較的小
さい回路規模で済み、さらに、暗号回路を用いた従来装
置のようにカウンタのスキップ動作のための条件判断回
路など余分の回路を必要としない構成のアドレス発生装
置を提供することにある。

すなわち、本発明アドレス発生装置は、所定個数Ｎの単
位信号からなるブロック毎に単位信号を転置して情報信
号をスクランブルまたはデスクランブルするためのブロ
ックメモリに供給する単位信号記憶アドレスを発生させ
るアドレス発生装置において、前記所定個数Ｎをｉ個の
整数Ｎ１乃至Ｎｊの積とし、Ｎとおりの状態をＸで表現
するとともに、Ｎとおりの要素状態Ｘ、乃至Ｎｊとおり
の要素状態Ｘ、からなるｉ組の要素状態の組合わせニで
表現するとき、　要素状態の組合わせをＸのうち任意の
要素状態Ｘｊを除＜（ｉ−１）組の要素状態および迎入
力の状態を参照して出力状態を決定する組合わせ回路と
当該組合わせ回路の出力状態を参照して前記要素状態Ｘ
ｊを新たな出力状態Ｘ／に１対１変換する換字回路とか
らなる回路ブロックを複数＆ｇ備え、Ｎとおりの状Ｂｘ
を順次に発生させるＮ進カウンタと前記状態Ｘを要素状
態の組合わせ；にｌ対ｌ変換する変換回路との組合わせ
もくしはＮとおりの要素状態の組合わせｉを順次に発生
させるカウンタブロックにより得た要素状態の組合わせ
Ｘに前記複数組の回路ブロックにより順次変換を施した
擬似ランダムアドレスを直接にもしくは前記変換回路と
は逆の変換を行なう逆変換回路を介して出力アドレスと
したことを特徴とするものである。

（実施例） 以下に図面を参照して実施例につき本発明の詳細な説明
する。

まず、本発明アドレス発生装置の基本的構成を第１図お
よび第２図にそれぞれ示す。

ここで、走査線順入替えを行なうブロック内の走査線数
、すなわち、発生すべき転置先アドレス値の個数をＮと
し、この数値Ｎは、いずれも素数とするを要しないｉ個
の整数Ｎｊ乃至Ｎｊの積であって、Ｎ　””　Ｎ　＋　
　・Ｎ２　・−−−一−−−・Ｎｊと表わし得るものと
する。かかる条件のもとでは、０≦Ｘｊ＜Ｎｊなる整数
ｘｊ（ｊ＝１．２．−−−−−、ｔ、以下同じ）を成分
とするベクトル表現ｘ＝　（ｘ、。

Ｘｔ＋−・・・・−１ｘｉ）を用いることにより、走査
線順入替えに必要なＮ＝Ｎｊ　　・Ｎ２　・−・・−・
・−・Ｎｊとおりのアドレスを表現することが可能であ
る。

第１図示の基本的構成においては、Ｎ進カウンタ１１に
よりカウントした順次アドレスχをベクトル表現変換回
路１２によってｉ個の成分Ｘｊに変換し、ベクトル表現
による順次アドレス量を作成する。

なお、順次アドレスＸからベクトル表現順次アドレス量
へのかかる変換は、例えば、 ｘ　Ｊ＝　（Ｘ　／Ｔ　Ｎ＋＋）　ｍｏｄ　Ｎｊによっ
て実行することができる。

一方、第２図示の基本的構成においては、ｉ個のＮＪ進
カウンタを従続接続したＮ進カウンタブロック１４によ
り順次にカウントして直接にベクトル表現による順次ア
ドレスＸ＝　（Ｘ、、Ｘ、、−・ｘｉ）を出力する。つ
いで、ベクトル表現による順次アドレスＸを、複数段縦
続接続した換字ブロックにおける第１換字ブロック１に
入力する。各段の換字ブロックにおいては、任意の成分
ｘｊに対する換字処理すなわち○≦ｘＪ＜Ｎｊ１なる整
数Ｘ、からＯ≦χ、’　＜Ｎｊなる他の整数ｘｊ′への
１対１の可逆変換をつぎのようにして行なう。

すなわち、まず、組合わせ回路５において、このブロッ
クで換字処理する成分Ｘｊ以外の成分Ｘ　Ｉ＋　Ｘ　２
＋　−−−−−−’＋　　Ｘ　ｊ−１＋　Ｘｊ＊＋＋　
’−−−−−’＋　　Ｘ　ｉおよび第１の鍵入力にの関
数ｈ　＝Ｈ（ｘＩ、Ｘ　！＋”−”’−’＋　　Ｘ　ｊ
−ＩＸ　ｊ＋Ｉ＋　”’−−”Ｘ　ｉ　＋　　ｋ　）を
計算する。この間数Ｈは任意の関数でよく、したがって
、組合わせ回路５は、組合わせロジック回路でさえあれ
ば、特に条件は要しない。

しかしながら、不正復元を困難にするという立場からす
れば、一方向性関数のロジック回路とするのが望ましい
。

ついで、換字回路４において、上述の関数りに対応した
Ｘ、成分の換字変換、ｘｊ’　＝Ｆ　（ＸＪ。

ｈ）を実行する。この変換関数Ｆの満たすべき条件は、
関数りを固定したときに成分Ｘｊと変換成分Ｘｊ′との
関係がＸ、（Ｏ≦ＸｊくＮｊ）からｘ　、　１（０≦ｘ
ｊ／　＜Ｎｊ）への１対１写像、換言すれば、可逆変換
、となっていることである。

具体例としては、ＸＪからｘ　、　ｌへの換字表をいく
つか作成しておき、その換字表を関数りに従って切換え
る方法、Ｎｊを法とする加算による方法（Ｘ、ｚ　＝　
（ｘＪ＋ｈ）ｍｏｄ　ＮＪ）　、特に、Ｎｊが２の冪乗
のときは、ビット毎の排他的論理和をとる方法（Ｘｊ’
　＝Ｘｊ■ｈ）、および、これらの方法の組合わせなど
がある。

以上が各段の換字ブロックにおける換字処理過程である
。

上述のような換字ブロックを複数段縦続接続して順次ア
ドレスｉを擬似ランダムアドレスシに変換する。

なお、各段の換字ブロックにおいて換字処理を施す成分
Ｘｊは、各段にそれぞれ独立に設定したものでよく、複
数回繰返して換字処理を施す成分があってもよいし、１
回も換字処理を施さない成分があってもよい。

上述のようにして得たベクトル表現の擬似ランダムアド
レスｙは、第１図示の基本的構成においてはベクトル表
現逆変換回路１３によってスカラー表現の擬似ランダム
アドレスｙに変換し直したのちに出力し、走査線順入替
えなどを行なうための転置先アドレスとして用いる。

なお、かかるベクトル表現アドレスｉからスカラー表現
アドレスｙへの変換は、例えば、によって実行すること
ができる。

一方、第２図示の基本的構成においては、擬似ランダム
アドレスシを直接にベクトル表現のまま出力している。

すなわち、汎用メモリを効率よく利用するには、第１園
示の基本的構成におけるように、ベクトル表現のアドレ
ス９をスカラー表現のアドレスｙに変換する必要がある
が、専用メモリを利用し得る場合や出力した後に別途ア
ドレスデコードを行なう場合には、上述のようにベクト
ル表現のまま出力するのが好適である。

つぎに、標準方式テレビジョン画像の走査線順入替えに
よるスクランブルおよびデスクランブルに応用した本発
明アドレス発生装置の構成を第３図および第４図（ａ）
〜（ｃ）について説明する。第５図は走査線順入替えに
応用した本発明によるアドレス発生回路の構成例を示し
、第４図（ａ）および（ｂ）　、　（ｃ）には同しくそ
のスクランブラ装置およびデスクランブラ装置の概略構
成をそれぞれ示す。

なお、走査線順入替えのブロックは１フイールドの有効
走査線部分の走査線２４０本とし、Ｎ＝２４０＝　１５
　Ｘ　１６であるから、Ｎ＋＝１５．Ｎｔ＝１６とする
。

まず、第３図示のアドレス発生回路の構成例においては
、２４０進カウンタ２５により１ブロツク内の２４０本
の有効走査線を順次にカウントして順次アドレスＸを得
る。この順次アドレスＸをベクトル表現変換回路２６に
導いて、つぎの式に従い、２戒分ｘ、およびＸ２に分解
する。

Ｘ、＝　（ｘ／３０）Ｘ２＋　（ｘｍｏｄ　２）Ｘ２＝
（ｘ／　２）　ｎｏｄ　１５ なお、ここで、Ｘは８ビツトで表現することができ、Ｘ
、およびＸ２はそれぞれ４ビツトで表現することができ
る。また、ヘクトル表現変換回路２６は、四則演算回路
により構成することも可能であるが、予め作成した変換
表をＲＯＭに書込んでお（ことにより実用的な回路規模
で構成することもできる。

上述のようにして変換したベクトル表現によるアドレス
ｉは、まず、第１換字ブロック２１においてＸ２戒分に
換字を施す。すなわち、データセレクタ３１においては
、Ｏ〜１５の１６とおりの値をとるＸ、成分に従い、第
１鍵入力の１６組の４ビツトワードを切換えて選択した
４ビツトワードを出力とする。

一方、１５を法とする加算回路３２においては、Ｘ２戒
分の４ビツトとデータセレクタ３１の上述した出力の４
ビツトとを加算したのちに１５の法をとる計算を行ない
、しかるのちに、換字表３３を参照して、Ｘ２戒分に１
対１の可逆変換を施す。なお、換字表３３は、１５×４
ビツトのＲＯＭを用いて実現することができる。また、
第５図示の構成による第１換字ブロック２１においては
、データセレクタ３１の部分が、本発明装置の基本的構
成をそれぞれ示した第１図および第２図における組合わ
せ回路５に相当し、また、１５を法とする加算回路３２
および換字表３３からなる部分が、第１図および第２園
における換字回路４に相当する。

ついで、第２換字ブロック２２においてＸ１戒分に換字
を施す。すなわち、データセレクタ３４においては、Ｏ
〜１４の１５とおりの値をとるＸ２成分に従い、第２鍵
入力の一部をなす１５組の４ビツトワードを切換えて選
択した４ビツトワードを出力とし、さらに、その出力を
ＡＮＤ回路５５に導いて、第２鍵人力の残余の４ビツト
とのビット毎の論理積を求める。

一方、ＸＯＲ回路３６においては、Ｘ１戒分の４ビツト
と上述したＡＮＤ回路３５の出力の４ビツトとの排他的
論理和を求めることによってＸ、成分に換字変換を施す
。なお、この第２換字ブロック２２においては、データ
セレクタ３４およびＡＮＤ回路３５からなる部分が第１
図および第２図における組合わせ回路５に相当し、ＸＯ
Ｒ回路３６の部分が第１圓および第２図における換字回
路４に相当する。

さらに、第１換字ブロック２Ｉと同様に構成した第３換
字ブロック２３においてＸ２戒分にさらに換字変換を施
したのちに、第２換字ブロック２２と同様に構成した第
４換字ブロック２４においてＸ、成分にさらに換字変換
を施して、最終的に本発明装置のベクトル表現による擬
似ランダムアドレス出力とする。なお、この構成例にお
いは、アドレス出力としてスカラー表現を用いた場合の
８ビツトに対し、ベクトル表現を用いた場合でも、得ら
れたアドレス出力はＸ、成分の４ビン）とＸＺａ分の４
ピントとの計８ビットであり、汎用メモリを用いたとし
ても、メモリの利用効率は変わらない。

したがって、ベクトル表現逆変換回路を省略して、ベク
トル表現のままでアドレス出力としている。

ところで、第３図示の構成によるアドレス発生回路にお
いては、第２換字ブロック２２および第４換字ブロック
２４にそれぞれ入力する第２および第４鍵入力のうちの
ＡＮＤ回路３５にそれぞれ入力する各４ビツトを制御す
ることにより、ＡＮＤ　回ｆＷ３５ノ出力において相当
するビットをつねに０に固定し、その結果として、ＸＩ
戒成分おいて相当するピントの反転を行なわないように
することが可能である。すなわち、これらの鍵穴力を適
切に制御することによって、Ｘ、成分における特定のピ
ントの変換を禁止することができることになる。かかる
変換禁止処置を巧みに利用して、例えば、Ｘ、成分にお
けるＬＳＢの変換を禁止すれば、前述の式％式％ 成分のＬＳＢは、Ｘが偶数か奇数かを表わすビットであ
るから、偶数番目の走査線は偶数番目へ転置し、奇数番
目の走査線は奇数番目へ転置する、というＢ様の走査線
順入替えが行なわれることになり、例えば、ＮＴＳＣカ
ラー画像信号の場合に、カラー位相を乱さないように走
査線順入替えが行なうことが可能となる。

また、Ｘ１戒分のＭＳＢから始めて順次に変換を禁止し
ていけば、本来２４０本の走査線を１ブロツクとじて走
査線順入替えを行なうところを、走査線１２０本ずつの
２ブロツク、走査線６０本ずつの４ブロツク、走査線３
０本ずつの８ブロツクというように、順次に小ブロツク
化して走査線順入替えを行なうようにすることも可能と
なる。かかる制御をスクランブル対象の情報信号に対し
て施す場合には、上述したように第２換字ブロック２２
および第４換字ブロック２４にそれぞれ入力する各鍵穴
力のうちＡＮＤ回路３５に入力する各４ビツトを並列に
接続し、対象とする情報信号のうちの４ビツトを用いて
直接に制御することにより、かかる制御を実行すること
ができる。なお、鍵穴力の他のビットは、対象とする情
報信号によって初期値を設定するようにしたＮ似乱数発
生回路から与えるのが一般である。

つぎに、第４Ｖ（ａ）は、第３図示の構成による走査線
順入替え装置を用いたスクランブラ装置の構成例を示し
、第４１ａ（ｂ）および（ｃ）は、第３圓示の走査線順
入替え装置を用いたデスクランブラ装置の構成例をそれ
ぞれ示す。いずれも、アドレス発生回路４１の部分に第
３図示の構成による走査線順入替え装置を用いている。

しかして、第４図（ａ）示の構成によるスクランブラ装
置においては、最初のフィールドにおいて、スイッチ４
５．４６．４７および４８を、図示のとおりに、それぞ
れフィールドメモリ４２、フィールドメモリ４３、順次
アドレスおよび擬似ランダムアドレスの側に接続し、入
力原信号をフィールドメモリ４２へ順次アドレスに従っ
て入力しながら、フィールドメモリ４３から擬似ランダ
ムアドレスに従ってスクランブル信号を出力し、ついで
、次のフィールドにおいて、スイッチ４５．４６．４７
および４８を、図示とは反対に、それぞれフィールドメ
モリ４３、フィールドメモリ４２、擬似ランダムアドレ
スおよび瞬時アドレスの側に接続し、入力原信号をフィ
ールドメモリ４３へ順次アドレスに従って入力しながら
、フィールドメモリ４２から擬似ランダムアドレスに従
ってスクランブル信号を出力する。すなわち、いずれの
フィールドにおいても、人力原信号は順次アドレスに従
ってフィールドメモリ４２．４３へ書込まれ、擬似ラン
ダムアドレスに従ってフィールドメモリ４２．４３から
読出され、その結果として、走査線順入替えが実行され
て、画像信号にスクランブルが施されることになる。

一方、第４図（ｂ）示の構成によるデスクランブラ装置
においては、最初のフィールドにおいて、スイッチ４５
．４６．４７および４８を、図示のとおりに、それぞれ
フィールドメモリ４２、フィールドメモリ４３、擬似ラ
ンダムアドレスおよび順次アドレスの側に接続し、つい
で、次のフィールドにおいて、スイッチ４５．４６．４
７および４８を、図示とは反対に、それぞれフィールド
メモリ４３、フィールドメモリ４２、順次アドレスおよ
び擬似ランダムアドレスの側に接続する。すなわち、入
力原信号は、擬似ランダムアドレスに従ってフィールド
メモリ４２．４３へ書込まれ、順次アドレスに従ってフ
ィールドメモリ４２．４３から読出される。その結果と
して、第４図（ａ）示の構成におけるとは逆の走査線順
入替えが行なわれ、スクランブルが解かれる。第４図（
ａ）示のスクランブラと第１１（ｂ）示のデスクランブ
ラとは対をなすものであるが、第４図（ｂ）示の方をス
クランブラとし、第４１ｍ（ａ）示の方をデスクランブ
ラとして対にすることもできる。

第４図（ｃ）示の構成によるデスクランブラは・、第４
図（ｂ）示のデスクランブラの構成をさらに簡単にした
ものであり、第４圓（ｂ）示の構成に比し、各スイッチ
素子を省略するとともに、メモリ素子の容量を半減させ
である。すなわち、あるフィールドにおいて、擬似ラン
ダムアドレスに従い、メモリ素子から信号を読出してデ
スクランブル出力とする同時に、そのメモリ素子の空い
たメモリ領域に入カスクランプル信号を書込んで行く。

その結果として、入カスクランプル信号はあるフィール
ドの擬似ランダムアドレスに従ってフィールドメモリに
書込まれ、ついで、その次のフィールドの擬似ランダム
アドレスに従ってフィールドメモリから読出される。し
たがって、擬似ランダムアドレスを順次のフィールド毎
に交互に変化させれば、すなわち、アドレス発生回路４
１に与える鍵入力を順次のフィールド毎に交互に変化さ
せれば、走査線順入替えが行なわれることになる。なお
、第４図（ｃ）示の構成による装置をデスクランブラと
して使用するには、スクランブラとして逆の走査線順入
替えを行なう間様の構成の装置を併用しなければならず
、したがって、前述の走査線順入替えの逆変換を計算す
る必要があるので、併用するスクランブラは若干複雑な
構成となる。

なお、第３図示の構成による走査線順入替え装置におい
ては、第１換字ブロック２１と第３換字ブロック２３と
、および、第２換字ブロック２２と第４換字プロンク２
４とが、同じ構成のブロックであるから、第１換字ブロ
ック２１と第３換字ブロック２３と、および、第２換字
ブロック２２と第４換字ブロック２４とをそれぞれ単一
のブロックを時分割してそれぞれに共用することも可能
であり、その結果として、アドレス発生の所要時間は多
少増加するが、全体の回路規模を縮小し得る可能性が得
られる。

また、第３図示の構成による走査線願人替え装置は、ハ
イビジョンの走査線順入替えに適用し得ること勿論であ
り、例えば、有効走査線を１フレームにつき１０８０本
とし、１フイールドの有効走査線５４０本を１ブロツク
とすれば、Ｎ＝５４０＝１５Ｘ８２×２であるから、Ｎ
＋＝１５．　Ｎｚ＝１８．　Ｎｓ＝　２として本発明を
通用することになる。

さらに、以上の説明においては、本発明アドレス発生装
置を走査線順入替えによるテレビジョン画像のスクラン
ブラおよびデスクランブラに適用する場合を例にとって
説明したが、例えば標本順人替えなど、他の単位信号の
転置によるスクランブルおよびデスクランブルに任意に
適用することが可能である。

（発明の効果） 以上の説明から明らかなように、本発明アドレス発生装
置においては、第１図および第２図に示したとおりり、
カウンタ出力からの信号はすべてアドレス出力に向かっ
て一方向に流れる、いわゆるフィードフォワードの系に
なっており、高速動作が可能である。第６図に示したよ
うなソフトウェア処理による従来装置では、マイクロプ
ロセッサ等によるソフトウェア処理の速度に不可避の限
界があり、走査線順入替えのためのアドレス発生程度が
限界であった。また、第５図に示したような暗号回路を
用いた従来装置では、走査線順入替えのためのアドレス
発生には十分の余裕があるものの、カウンタにスキップ
動作を行なわせる必要があるので、システムクロック毎
のアドレス発生が不可能であった。これに対し、本発明
によれば、走査線順入替えのためのアドレス発生は勿論
のこと、システムクロック毎のアドレス発生も可能であ
るので、標本４ＩＩＬ順入替えのためのアドレス発生も
十分に可能となる。

また、回路規模の点においても、本発明アドレス発生装
置は有利であり、第５圓示の暗号回路を用いた従来装置
と比較すると、従来装置におけるカウンタ５１および暗
号回路５２よりなる部分が本発明装置とほぼ同一の規模
と見られ、従来装置において条件判断の結果に応してカ
ウンタにスキップ動作をさせる比較器５３およびＯＲ回
路５４並びに順次アドレス発生専用のカウンタ５６は本
発明装置では必要としない。

さらに、第６図示のソフトウェア処理による従来装置が
マイクロプロセッサのような大規模の回路要素を必要と
するのに対し、本発明アドレス発生装置ではかかる大規
模の回路要素は特に必要としない。

しかも、本発明装置は、第３図示の従来装置におけるよ
うな鍵入力の一部の制御によるカラー位相を乱さない走
査線順入替えや小規模ブロック内での走査線順入替え等
を容易に実行し得る利点もある。

【図面の簡単な説明】

第１図および第２図は本発明アドレス発生装置の基本的
構成をそれぞれ示すブロック線図、第３図は本発明によ
る標準テレビジョン画像走査線順入替え装置の概略構成
を示すブロック線図、第４図（ａ）および（ｂ）　、　
（ｃ）は第３図示の走査線順入替え装置を用いた本発明
によるテレビジョン画像のスクランブラ装置およびデス
クランブラ装置の概略構成をそれぞれ示すブロック線図
、第５図は暗号回路を用いた従来のアドレス発生装置の
構成を示すブロック線図、 第６図はソフトウェア処理を用いた従来のアトし・ス発
生装置の構成を示すブロック線図である。 １、２．３・・・換字ブロック ４・・・換字回路 ５・・・組合わせ回路 １１・・・Ｎ進カウンタ １２・・・ベクトル表現変換回路 １３・・・ベクトル表現逆変換回路 １４・・・Ｎ進カウンタブロック ２１、２２．２３．２４・・・換字ブロック２５・・・
２４０進カウンタ ２６・・・ベクトル表現変換回路 ３１３４・・・データセレクタ ３２・・・１５を法とする加算回路 ３３・・・換字表 ３５・・・ＡＮＤ回路 ３６・・・ＸＯＲ回路 ４１・・・アドレス発生回路 ４２、４３．４４・・・フィールドメモリ４５、４６．
４７．４８・・・切換えスイッチ５１、５６・・・カウ
ンタ ５２・・・暗号回路 ５３・・・比較器 ５４・・・ＯＲ回路 ６１・・・カウンタ ６２・・・ＲＡＭ ６３、６４・・・スイッチ ６５・・・マイクロプロセッサ回路。

Claims (1)

1. 【特許請求の範囲】 １、所定個数Ｎの単位信号からなるブロック毎に単位信
   号を転置して情報信号をスクランブルまたはデスクラン
   ブルするためのブロックメモリに供給する単位信号記憶
   アドレスを発生させるアドレス発生装置において、 前記所定個数Ｎをｉ個の整数Ｎ＿１乃至Ｎ＿ｉの積とし
   、Ｎとおりの状態をｘで表現するとともに、Ｎとおりの
   要素状態ｘ＿１乃至Ｎ＿ｉとおりの要素状態ｘ＿ｉから
   なるｉ組の要素状態の組合わせを■で表現するとき、 要素状態の組合わせ■のうち任意の要素状態ｘ＿ｊを除
   く（ｉ−１）組の要素状態および鍵入力の状態を参照し
   て出力状態を決定する組合わせ回路と当該組合わせ回路
   の出力状態を参照して前記要素状態ｘ＿ｊを新たな出力
   状態Ｘ＿ｊ′に１対１変換する換字回路とからなる回路
   ブロックを複数組備え、 Ｎとおりの状態ｘを順次に発生させるＮ進カウンタと前
   記状態ｘを要素状態の組合わせ■に１対１変換する変換
   回路との組合わせもくしはＮとおりの要素状態の組合わ
   せ■を順次に発生させるカウンタブロックにより得た要
   素状態の組合わせ■に前記複数組の回路ブロックにより
   順次変換を施した擬似ランダムアドレスを直接にもしく
   は前記変換回路とは逆の変換を行なう逆変換回路を介し
   て出力アドレスとしたことを特徴とするアドレス発生装
   置。 ２、ｉが１を超えるとともにＮが２の冪乗ではないこと
   を特徴とする特許請求の範囲第１項記載のアドレス発生
   装置。 ３、要素状態ｘ＿ｊに前記組合わせ回路の出力状態をＮ
   ＿ｊを法として加算する加算回路、Ｎ＿ｊが２の冪乗で
   あるときに要素状態ｘ＿ｊに前記組合わせ回路の出力状
   態をビット毎に排他的論理和演算する排他的論理和回路
   、前記加算回路もしくは前記排他的論理和回路に要素状
   態ｘ＿ｊの一対一変換を行なう換字表をそれぞれ組合わ
   せた回路および要素状態ｘ＿ｊの一対一変換をそれぞれ
   行なう複数個の換字表を前記組合わせ回路の出力状態に
   応じ切換え可能にして備えた回路のうちのいずれかの回
   路を前記換字回路としたことを特徴とする特許請求の範
   囲第１項または第２項記載のアドレス発生装置。 ４、ｉの値を２とするとともに、ＮおよびＮ＿１、Ｎ＿
   ２の値をそれぞれ２４０および１６、１５とし、前記組
   合わせ回路を要素状態ｘ＿１に応じて切換わるデータセ
   レクタ回路により構成するとともに、前記換字回路を１
   ５を法とする加算回路と換字表との縦続接続により構成
   して要素状態ｘ＿２の変換をそれぞれ行なう複数個の前
   記回路ブロックと、前記組合わせ回路を要素状態ｘ＿２
   に応じて切換わるデータセレクタと論理積演算回路との
   縦続接続により構成するとともに、前記換字回路を排他
   的論理和演算回路により構成して要素状態ｘ＿１の変換
   をそれぞれ行なう複数個の回路ブロックとを交互に縦続
   接続したことを特徴とする特許請求の範囲第１項乃至第
   ３項のいずれかに記載のアドレス発生装置。