JP3051416B2

JP3051416B2 - アドレス発生装置

Info

Publication number: JP3051416B2
Application number: JP1318953A
Authority: JP
Inventors: 武史木村
Original assignee: Japan Broadcasting Corp
Current assignee: Japan Broadcasting Corp
Priority date: 1989-12-11
Filing date: 1989-12-11
Publication date: 2000-06-12
Anticipated expiration: 2015-06-12
Also published as: JPH03181241A

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、テレビジョン信号の走査線順入替えに代表
される、単位信号の転置によりスクランルブルおよびデ
スクランブルを行なって情報信号の内容を秘匿するため
の転置先アドレスを発生させるアドレス発生装置に関
し、特に、比較的簡単な回路構成により高速動作が可能
なようにしたものである。

（発明の概要）本発明アドレス発生装置は、それぞれ複数個の単位信
号からなる情報信号の各ブロック毎に、Ｎとおりのアド
レスを擬似的にランダムな順序で１回づつ発生させるた
めに、Ｎとおりのアドレスを順次にカウントするカウン
タの出力を、Ｎとおりのアドレス空間からＮとおりの他
のアドレス空間への１対１写像回路により、鍵信号を参
照して変換することによって転置先アドレスを発生させ
るものであり、条件判断によるフィードバック制御の必
要をなくして動作の高速化および回路の構成の簡単化を
図ったものである。なお、１対１写像は、アドレスをベ
クトルで表現するとともにその成分毎の１対１写像回路
ブロックを複数段縦続配置することにより実現してい
る。

（従来の技術）テレビジョン映像信号のスクランブル伝送方式の一つ
として、走査線転移方式あるいはラインパーミュテーシ
ョン方式と称する走査線順入替え方式は、例えば１フィ
ールドを入替えの単位ブロックとし、この単位ブロック
内で走査線の順序の入替えを行なったうえで伝送し、受
信側では逆の順序の入替えを行なって復元するスクラン
ブル伝送方式である。ここで、走査線の順序の入替えを
行なうには、１ブロック分の走査線を、一旦メモリに書
込んだ後に、その１ブロック分の走査線を書込んだとき
とは異なる擬似的ランダムな順序でメモリから読出す、
という操作を繰返し行なうのが一般である。なお、かか
る操作を行なうには、メモリ書込時または読出時あるい
はその両方において、１ブロック分の走査線アドレスを
擬似的にランダムな順序で、１回ずつ、重複することな
く、しかも余りなく発生させる必要がある。

従来のこの種のアドレス発生装置としては、第５図に
示すように暗号回路を用いたもの、および、第６図に示
すようにソフトウェア処理により予め作成した変換表を
用いたものがある。かかる従来装置について、Ｎ本の走
査線を１ブロックとして走査線順入替えを行なう場合を
例にとって以下に説明する。

まず、暗号回路を用いた従来装置では、2^rＮを満足
する整数ｒにつき、ｒビット分の暗号回路に０〜（2^r−
１）の値を順に入力すると０〜（2^r−１）の値が順序を
変えて１回づつ出力されることを利用し、かかる出力の
うち、走査線アドレスとして得るＮ未満の出力値だけを
有効な転置先アドレスとして使用する。具体的には、第
５図に示すように、カウンタ51の順次の計数値を暗号回
路52により上述のように変換した出力値を擬似ランダム
アドレス値として出力する。なお、カウンタ51は、走査
線ブロックの始端でリセットされたのち、原則的には、
走査線周期毎にカウントアップするが、暗号回路52で変
換した後の出力値がＮ以上になった場合には、比較器53
により検出して始端から再度カウントアップし直すこと
により、Ｎを超えるカウント値はスキップする。

なお、かかる従来装置は、カウンタ51が上述のように
してその順次の計数値をスキップすることがあるので、
カウンタ51を順次アドレスのカウントには使用し得な
い。

そこで、順次アドレスをメモリに順次に書込んだのち
に擬似ランダムアドレスとしてメモリから読出すことに
よってスクランブル・デスクランブルを行なう場合や、
逆に、擬似ランダムアドレスをメモリに順次に書込んだ
のちに順次アドレスメモリから読出す場合になど、順次
アドレスを出力する必要がある場合には、別個のカウン
タ56を設ける必要がある。

また、ソフトウェア処理による従来装置では、第６図
に示すような回路構成の回路により、まず、スイッチ63
および64をマイクロプロセッサ回路65側に接続し、擬似
ランダム信号を参照しながらソフトウェア処理によっ
て、順次アドレス値と擬似ランダムアドレス値との間の
変換表を予め作成してRAM62に記憶させた後に、スイッ
チ63および64を反対側に切換え、カウンタ61を走査線周
期毎にカウントアップさせながら、そのカンウト値すな
わち順次アドレス値を、RAM62上の変換表に従い、擬似
ランダムアドレス値に変換して出力する。

しかして、第５図示の暗号回路を用いた従来装置で
は、前述したように、走査線の転置先としては無効なア
ドレスの発生を抑制するためにカウンタ51にスキップ動
作をさせる場合があり、したがって、比較器53のような
条件判断回路を設ける必要があるのみならず、スキップ
動作のタイミング制御過程が複雑なものになり、また、
スキップ動作を要する時間だけアドレス発生の所要時間
が増大し、最悪の場合には、一つのアドレス発生にスキ
ップ動作を（2^r−Ｎ）回繰返す可能性さえあり、タイミ
ング設計には、この最悪の場合のアドレス発生時間を見
込む必要がある。したがって、この種の従来装置では、
高速動作のアドレス発生が困難であった。

また、第６図示のソフトウェア処理による従来装置で
は、回路構成の点で、ソフトウェア処理にマイクロプロ
セッサのような比較的大規模のハードウェアを必要とす
るのみならず、動作速度の点でも、ソフトウェア処理に
要する時間の故にあまり高速の動作は望めなかった。

（課題を解決するための手段）本発明の目的は、上述した従来の課題を解決し、アド
レス発生の所要時間を短くして高速動作のアドレス発生
を可能にしたアドレス発生装置を提供することにある。

本発明の他の目的は、ソフトウェア処理による従来装
置のように大規模のハードウェアを必要とせず、比較的
小さい回路規模で済み、さらに、暗号回路を用いた従来
装置のようにカウンタのスキップ動作のための条件判断
回路など余分の回路を必要としない構成のアドレス発生
装置を提供することにある。

すなわち、本発明アドレス発生装置は、所定個数Ｎの
単位信号からなるブロック毎に単位信号を転置して情報
信号をスクランブルまたはデスクランブルするためのブ
ロックメモリに供給する単位信号記憶アドレスを発生さ
せるアドレス発生装置において、前記所定個数Ｎをｉ
（ただし、ｉは２以上の自然数）個の整数N₁乃至N_iの積
とし、Ｎとおりの状態をｘで表現するとともに、N₁とお
りの要素状態x₁乃至N_iとおりの要素状態x_iからなるｉ組
の要素状態の組合わせをで表現するとき、要素状態の
組合わせのうち任意の１個の要素状態x_jを除く（ｉ−
１）組の要素状態および鍵入力の状態を参照して出力状
態を決定する１個の組合せ回路と、当該組合わせ回路の
出力状態を参照して前記要素状態x_jを新たな出力状態
x_j′に１対１変換する１個の換字回路とを含んでなり、
１段当り１個の成分について換字処理を行う換字ブロッ
クを複数段備え、Ｎとおりの状態ｘを順次に発生させる
Ｎ進カウンタと前記状態ｘを要素状態の組合わせに１
対１変換する変換回路との組合わせもくしはＮとおりの
要素状態の組合わせを順次に発生させるカウンタブロ
ックにより得た要素状態の組合わせに前記複数段の換
字ブロックによりそれぞれ順次変換を施した擬似ランダ
ムアドレスを直接にもしくは前記変換回路とは逆の変換
を行なう逆変換回路を介して出力アドレスとしたことを
特徴とするものである。

（実施例）以下に図面を参照して実施例につき本発明を詳細に説
明する。

まず、本発明アドレス発生装置の基本的構成を第１図
および第２図にそれぞれ示す。

ここで、走査線順入替えを行なうブロック内の走査線
数、すなわち、発生すべき転置先アドレス値の個数をＮ
とし、この数値Ｎは、いずれも素数とするを要しないｉ
（ただし、ｉは２以上の自然数）個の整数N₁乃至N_iの積
であって、Ｎ＝N₁・N₂・……・N_iと表わし得るものとす
る。かかる条件のもとでは、０x_j＜N_jなる整数x_j（ｊ
＝1,2,……,i、以下同じ）を成分とするベクトル表現
＝（x₁,x₂,……,x_i）を用いることにより、走査線順入
替えに必要なＮ＝N₁・N₂・……・N_iとおりのアドレスを
表現することが可能である。

第１図示の基本的構成においては、Ｎ進カウンタ11に
よりカウントした順次アドレスｘをベクトル表現変換回
路12によってｉ個の成分x_jに変換し、ベクトル表現によ
る順次アドレスを作成する。

なお、順次アドレスｘからベクトル表現順次アドレス
へのかかる変換は、例えば、によって実行することができる。

一方、第２図示の基本的構成においては、ｉ個のN_j進
カウンタを従続接続したＮ進カウンタブロック14により
順次にカウントして直接にベクトル表現による順次アド
レス＝（x₁,x₂,……,x_i）を出力する。ついで、ベク
トル表現による順次アドレスｘを、複数段縦続接続し、
１段当りではアドレスの１個の成分について換字処理を
行なう換字ブロックにおける第１換字ブロック１に入力
する。各段の換字ブロックにおいては、任意の１個の成
分x_jに対する換字処理すなわち０x_j＜N_jなる整数x_jか
ら０x_j′＜N_jなる他の整数x_j′への１対１の可逆変換
をつぎのようにして行なう。

すなわち、まず、１個の組合わせ回路５において、こ
のブロックで換字処理する成分x_j以外の成分x₁,x₂,…
…,x_j-1,x_j+1,……,x_iおよび第１の鍵入力ｋの関数ｈ＝
Ｈ（x₁,x₂,……,x_j-1,x_j+1,……x_i,k）を計算する。こ
の関数Ｈは任意の関数でよく、したがって、組合わせ回
路５は、組合わせロジック回路でさえあれば、特に条件
は要しない。

しかしながら、不正復元を困難にするという立場から
すれば、一方向性関数のロジック回路とするのが望まし
い。

ついで、１個の換字回路４において、上述の関数ｈに
対応したx_j成分の換字変換、x_j′＝Ｆ（x_j,h）を実行す
る。この変換関数Ｆの満たすべき条件は、関数ｈを固定
したときに成分x_jと変換成分x_j′との関係がx_j（０x_j
＜N_j）からx_j′（０x_j′＜N_j）への１対１写像、換言
すれば、可逆変換、となっていることである。

具体例としては、x_jからx_j′への換字表をいくつか作
成しておき、その換字表を関数ｈに従って切換える方
法、N_jを法とする加算による方法（x_j′＝（x_j＋ｈ）mo
d N_j）、特に、N_jが２の羃乗のときは、ビット毎の排他
的論理和をとる方法（x_j′＝x_jｈ）、および、これら
の方法の組合わせなどがある。

以上が各段の換字ブロックにおける換字処理過程であ
る。

上述のような１段当り１個の成分について換字処理を
行なう換字ブロックを複数段縦続接続して順次アドレス
を擬似ランダムアドレスに変換する。

なお、各段の換字ブロックにおいて換字処理を施す成
分x_jは、各段にそれぞれ独立に設定したものでよく、複
数回繰返して換字処理を施す成分があってもよいし、１
回も換字処理を施さない成分があってもよい。

上述のようにして得たベクトル表現の擬似ランダムア
ドレスｙは、第１図示の基本的構成においてはベクトル
表現逆変換回路13によってスカラー表現の擬似ランダム
アドレスｙに変換し直したのちに出力し、走査線順入替
えなどを行なうための転置先アドレスとして用いる。

なお、かかるベクトル表現アドレスからスカラー表
現アドレスｙへの変換は、例えば、によって実行することができる。

一方、第２図示の基本的構成においては、擬似ランダ
ムアドレスを直接にベクトル表現のまま出力してい
る。すなわち、汎用メモリを効率よく利用するには、第
１図示の基本的構成におけるように、ベクトル表現のア
ドレスをスカラー表現のアドレスｙに変換する必要が
あるが、専用メモリを利用し得る場合や出力した後に別
途アドレスデコードを行なう場合には、上述のようにベ
クトル表現のまま出力するのが好適である。

つぎに、標準方式テレビジョン画像の走査線順入替え
によるスクランブルおよびデスクランブルに応用した本
発明アドレス発生装置の構成を第３図および第４図
（ａ）〜（ｃ）について説明する。第３図は走査線順入
替えに応用した本発明によるアドレス発生回路の構成例
を示し、第４図（ａ）および（ｂ），（ｃ）には同じく
そのスクランブラ装置およびデスクランブラ装置の概略
構成をそれぞれ示す。なお、走査線順入替えのブロック
は１フィールドの有効走査線部分の走査線240本とし、
Ｎ＝240＝16×15であるから、N₁＝16,N₂＝15とする。

まず、第３図示のアドレス発生回路の構成例において
は、240進カウンタ25により１ブロック内の240本の有効
走査線を順次にカウントして順次アドレスｘを得る。こ
の順次アドレスｘをベクトル表現変換回路26に導いて、
つぎの式に従い、２成分x₁およびx₂に分解する。

x₁＝［x/30］×２＋［x mod 2］ x₂＝［x/2］mod 15 なお、ここで、ｘは８ビットで表現することができ、
x₁およびx₂はそれぞれ４ビットで表現することができ
る。また、ベクトル表現変換回路26は、四則演算回路に
より構成することも可能であるが、予め作成した変換表
をROMに書込んでおくことにより実用的な回路規模で構
成することもできる。

上述のようにして変換したベクトル表現によるアドレ
スは、まず、第１換字ブロック21においてx₂成分に換
字を施す。すなわち、データセレクタ31においては、０
〜15の16とおりの値をとるx₁成分に従い、第１鍵入力の
16組の４ビットワードを切換えて選択した４ビットワー
ドを出力とする。

一方、15を法とする加算回路32においては、x₂成分の
４ビットとデータセレクタ31の上述した出力の４ビット
とを加算したのちに15の法をとる計算を行ない、しかる
のちに、換字表33を参照して、x₂成分に１対１の可逆変
換を施す。なお、換字表33は、15×４ビットのROMを用
いて実現することができる。また、第３図示の構成によ
る第１換字ブロック21においては、データセレクタ31の
部分が、本発明装置の基本的構成をそれぞれ示した第１
図および第２図における組合わせ回路５に相当し、ま
た、15を法とする加算回路32および換字表33からなる部
分が、第１図および第２図における換字回路４に相当す
る。

ついで、第２換字ブロック22においてx₁成分に換字を
施す。すなわち、データセレクタ34においては、０〜14
の15とおりの値をとるx₂成分に従い、第２鍵入力の一部
をなす15組の４ビットワードを切換えて選択した４ビッ
トワードを出力とし、さらに、その出力をAND回路55に
導いて、第２鍵入力の残余の４ビットとのビット毎の論
理積を求める。

一方、XOR回路36においては、x₁成分の４ビットと上
述したAND回路35の出力の４ビットとの排他的論理和を
求めることによってx₁成分に換字変換を施す。なお、こ
の第２換字ブロック22においては、データセレクタ34お
よびAND回路35からなる部分が第１図および第２図にお
ける組合わせ回路５に相当し、XOR回路36の部分が第１
図および第２図における換字回路４に相当する。

さらに、第１換字ブロック21と同様に構成した第３換
字ブロック23においてx₂成分にさらに換字変換を施した
のちに、第２換字ブロック22と同様に構成した第４換字
ブロック24においてx₁成分にさらに換字変換を施して、
最終的に本発明装置のベクトル表現による擬似ランダム
アドレス出力とする。なお、この構成例においは、アド
レス出力としてスカラー表現を用いた場合の８ビットに
対し、ベクトル表現を用いた場合でも、得られたアドレ
ス出力はx₁成分の４ビットとx₂成分の４ビットとの計８
ビットであり、汎用メモリを用いたとしても、メモリの
利用効率は変わらない。したがって、ベクトル表現逆変
換回路を省略して、ベクトル表現のままでアドレス出力
としている。

ところで、第３図示の構成によるアドレス発生回路に
おいては、第２換字ブロック22および第４換字ブロック
24にそれぞれ入力する第２および第４鍵入力のうちのAN
D回路35にそれぞれ入力する各４ビットを制御すること
により、AND回路35の出力において相当するビットをつ
ねに０に固定し、その結果として、x₁成分において相当
するビットの反転を行なわないようにすることが可能で
ある。すなわち、これらの鍵入力を適切に制御すること
によって、x₁成分における特定のビットの変換を禁止す
ることができることになる。かかる変換禁止処置を巧み
に利用して、例えば、x₁成分におけるLSBの変換を禁止
すれば、前述の式x₁＝［x/30］×２＋（x mod 2）によ
り、x₁成分のLSBは、ｘが偶数か奇数かを表すビットで
あるから、偶数番目の走査線は偶数番目へ転置し、奇数
番目の走査線は奇数番目へ転置する、という態様の走査
線順入替えが行なわれることになり、例えば、NTSCカラ
ー画像信号の場合に、カラー位相を乱さないように走査
線順入替えが行なうことが可能となる。

また、x₁成分のMSBから始めて順次に変換を禁止して
いけば、本来240本の走査線を１ブロックとして走査線
順入替えを行なうところを、走査線120本ずつの２ブロ
ック、走査線60本ずつの４ブロック、走査線30本ずつの
８ブロックというように、順次に小ブロック化して走査
線順入替えを行なうようにすることも可能となる。かか
る制御をスクランブル対象の情報信号に対して施す場合
には、上述したように第２換字ブロック22および第４換
字ブロック24にそれぞれ入力する各鍵入力のうちAND回
路35に入力する各４ビットを並列に接続し、対象とする
情報信号のうちの４ビットを用いて直接に制御すること
により、かかる制御を実行することができる。なお、鍵
入力の他のビットは、対象とする情報信号によって初期
値を設定するようにした擬似乱数発生回路から与えるの
が一般である。

つぎに、第４図（ａ）は、第３図示の構成による走査
線順入替え装置を用いたスクランブラ装置の構成例を示
し、第４図（ｂ）および（ｃ）は、第３図示の走査線順
入替え装置を用いたデスクランブラ装置の構成例をそれ
ぞれ示す。いずれも、アドレス発生回路41の部分に第３
図示の構成による走査線順入替え装置を用いている。

しかして、第４図（ａ）示の構成によるスクランブラ
装置においては、最初のフィールドにおいて、スイッチ
45,46,47および48を、図示のとおりに、それぞれフィー
ルドメモリ42、フィールドメモリ43、順次アドレスおよ
び擬似ランダムアドレスの側に接続し、入力原信号をフ
ィールドメモリ42へ順次アドレスに従って入力しなが
ら、フィールドメモリ43から擬似ランダムアドレスに従
ってスクランブル信号を出力し、ついで、次のフィール
ドにおいて、スイッチ45,46,47および48を、図示とは反
対に、それぞれフィールドメモリ43、フィールドメモリ
42、擬似ランダムアドレスおよび瞬時アドレスの側に接
続し、入力原信号をフィールドメモリ43へ順次アドレス
に従って入力しながら、フィールドメモリ42から擬似ラ
ンダムアドレスに従ってスクランブル信号を出力する。
すなわち、いずれのフィールドにおいても、入力原信号
は順次アドレスに従ってフィールドメモリ42,43へ書込
まれ、擬似ランダムアドレスに従ってフィールドメモリ
42,43から読出され、その結果として、走査線順入替え
が実行されて、画像信号にスクランブルが施されること
になる。

一方、第４図（ｂ）示の構成によるデスクランブラ装
置においては、最初のフィールドにおいて、スイッチ4
5,46,47および48を、図示のとおりに、それぞれフィー
ルドメモリ42、フィールドメモリ43、擬似ランダムアド
レスおよび順次アドレスの側に接続し、ついで、次のフ
ィールドにおいて、スイッチ45,46,47および48を、図示
とは反対に、それぞれフィールドメモリ43、フィールド
メモリ42、順次アドレスおよび擬似ランダムアドレスの
側に接続する。すなわち、入力原信号は、擬似ランダム
アドレスに従ってフィールドメモリ42,43へ書込まれ、
順次アドレスに従ってフィールドメモリ42,43から読出
される。その結果として、第４図（ａ）示の構成におけ
るとは逆の走査線順入替えが行なわれ、スクランブルが
解かれる。第４図（ａ）示のスクランブラと第４図
（ｂ）示のデスクランブラとは対をなすものであるが、
第４図（ｂ）示の方をスクランブラとし、第４図（ａ）
示の方をデスクランブラとして対にすることもできる。

第４図（ｃ）示の構成によるデスクランブラは、第４
図（ｂ）示のデスクランブラの構成をさらに簡単にした
ものであり、第４図（ｂ）示の構成に比し、各スイッチ
素子を省略するとともに、メモリ素子の容量を半減させ
てある。すなわち、あるフィールドにおいて、擬似ラン
ダムアドレスに従い、メモリ素子から信号を読出してデ
スクランブル出力とする同時に、そのメモリ素子の空い
たメモリ領域に入力スクランブル信号を書込んで行く。
その結果として、入力スクランブル信号はあるフィール
ドの擬似ランダムアドレスに従ってフィールドメモリに
書込まれ、ついで、その次のフィールドの擬似ランダム
アドレスに従ってフィールドメモリから読出される。し
たがって、擬似ランダムアドレスを順次のフィールド毎
に交互に変化させれば、すなわち、アドレス発生回路41
に与える鍵入力を順次のフィールド毎に交互に変化させ
れば、走査線順入替えが行なわれることになる。なお、
第４図（ｃ）示の構成による装置をデスクランブラとし
て使用するには、スクランブラとして逆の走査線順入替
えを行なう同様の構成の装置を併用しなければならず、
したがって、前述の走査線順入替えの逆変換を計算する
必要があるので、併用するスクランブラは若干複雑な構
成となる。

なお、第３図示の構成による走査線順入替え装置にお
いては、第１換字ブロック21と第３換字ブロック23と、
および、第２換字ブロック22と第４換字ブロック24と
が、同じ構成のブロックであるから、第１換字ブロック
21と第３換字ブロック23と、および、第２換字ブロック
22と第４換字ブロック24とをそれぞれ単一のブロックを
時分割してそれぞれに共用することも可能であり、その
結果として、アドレス発生の所要時間は多少増加する
が、全体の回路規模を縮小し得る可能性が得られる。

また、第３図示の構成による走査線順入替え装置は、
ハイビジョンの走査線順入替えに適用し得ること勿論で
あり、例えば、有効走査線を１フレームにつき1080本と
し、１フィールドの有効走査線540本を１ブロックとす
れば、Ｎ＝540＝15×18×２であるから、N₁＝15,N₂＝1
8,N₃＝２として本発明を適用することになる。

さらに、以上の説明においては、本発明アドレス発生
装置を走査線順入替えによるテレビジョン画像のスクラ
ンブラおよびデスクランブラに適用する場合を例にとっ
て説明したが、例えば標本順入替えなど、他の単位信号
の転置によるスクランブルおよびデスクランブルに任意
に適用することが可能である。

（発明の効果）以上の説明から明らかなように、本発明アドレス発生
装置においては、第１図および第２図に示したとおり
り、カウンタ出力からの信号はすべてアドレス出力に向
かって一方向に流れる、いわゆるフィードフォワードの
系になっており、高速動作が可能である。第６図に示し
たようなソフトウェア処理による従来装置では、マイク
ロプロセッサ等によるソフトウェア処理の速度に不可避
の限界があり、走査線順入替えのためのアドレス発生程
度が限界であった。また、第５図に示したような暗号回
路を用いた従来装置では、走査線順入替えのためのアド
レス発生には十分の余裕があるものの、カウンタにスキ
ップ動作を行なわせる必要があるので、システムクロッ
ク毎のアドレス発生が不可能であった。これに対し、本
発明によれば、走査線順入替えのためのアドレス発生は
勿論のこと、システムクロック毎のアドレス発生も可能
であるので、標本値順入替えのためのアドレス発生も十
分に可能となる。

また、回路規模の点においても、本発明アドレス発生
装置は有利であり、第５図示の暗号回路を用いた従来装
置と比較すると、従来装置におけるカウンタ51および暗
号回路52よりなる部分が本発明装置とほぼ同一の規模と
見られ、従来装置において条件判断の結果に応じてカウ
ンタにスキップ動作をさせる比較器53およびOR回路54並
びに順次アドレス発生専用のカウンタ56は本発明装置で
は必要としない。

さらに、第６図示のソフトウェア処理による従来装置
がマイクロプロセッサのような大規模の回路要素を必要
とするのに対し、本発明アドレス発生装置ではかかる大
規模の回路要素を特に必要としない。

しかも、本発明装置は、第３図示の従来装置における
ような鍵入力の一部の制御によるカラー位相を乱さない
走査線順入替えや小規模ブロック内での走査線順入替え
等を容易に実行し得る利点もある。

【図面の簡単な説明】

第１図および第２図は本発明アドレス発生装置の基本的
構成をそれぞれ示すブロック線図、第３図は本発明による標準テレビジョン画像走査線順入
替え装置の概略構成を示すブロック線図、第４図（ａ）および（ｂ），（ｃ）は第３図示の走査線
順入替え装置を用いた本発明によるテレビジョン画像の
スクランブラ装置およびデスクランブラ装置の概略構成
をそれぞれ示すブロック線図、第５図は暗号回路を用いた従来のアドレス発生装置の構
成を示すブロック線図、第６図はソフトウェア処理を用いた従来のアドレス発生
装置の構成を示すブロック線図である。 1,2,3……換字ブロック４……換字回路５……組合わせ回路 11……Ｎ進カウンタ 12……ベクトル表現変換回路 13……ベクトル表現逆変換回路 14……Ｎ進カウンタブロック 21,22,23,24……換字ブロック 25……240進カウンタ 26……ベクトル表現変換回路 31,34……データセレクタ 32……15を法とする加算回路 33……換字表 35……AND回路 36……XOR回路 41……アドレス発生回路 42,43,44……フィールドメモリ 45,46,47,48……切換えスイッチ 51,56……カウンタ 52……暗号回路 53……比較器 54……OR回路 61……カウンタ 62……RAM 63,64……スイッチ 65……マイクロプロセッサ回路。

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G09C 1/00 - 5/00 H04K 1/00 - 3/00 H04L 9/00

Claims

(57)【特許請求の範囲】

【請求項１】所定個数Ｎの単位信号からなるブロック毎
に単位信号を転置して情報信号をスクランブルまたはデ
スクランブルするためのブロックメモリに供給する単位
信号記憶アドレスを発生させるアドレス発生装置におい
て、前記所定個数Ｎをｉ（ただし、ｉは２以上の自然数）個
の整数N₁乃至N_iの積とし、Ｎとおりの状態をｘで表現す
るとともに、N₁とおりの要素状態x₁乃至N_iとおりの要素
状態x_iからなるｉ組の要素状態の組合わせをで表現す
るとき、要素状態の組合わせのうち任意の１個の要素状態x_jを
除く（ｉ−１）組の要素状態および鍵入力の状態を参照
して出力状態を決定する１個の組合せ回路と、当該組合
わせ回路の出力状態を参照して前記要素状態x_jを新たな
出力状態x_j′に１対１変換する１個の換字回路とを含ん
でなり、１段当り１個の成分について換字処理を行う換
字ブロックを複数段備え、Ｎとおりの状態ｘを順次に発生させるＮ進カウンタと前
記状態ｘを要素状態の組合わせに１対１変換する変換
回路との組合わせもくしはＮとおりの要素状態の組合わ
せを順次に発生させるカウンタブロックにより得た要
素状態の組合わせに前記複数段の換字ブロックにより
それぞれ順次変換を施した擬似ランダムアドレスを直接
にもしくは前記変換回路とは逆の変換を行なう逆変換回
路を介して出力アドレスとしたことを特徴とするアドレ
ス発生装置。
【請求項２】Ｎが２の羃乗ではないことを特徴とする特
許請求の範囲第１項記載のアドレス発生装置。
【請求項３】要素状態x_jに前記組合わせ回路の出力状態
をN_jを法として加算する加算回路、N_jが２の羃乗である
ときに要素状態x_jに前記組合わせ回路の出力状態をビッ
ト毎に排他的論理和演算する排他的論理和回路、前記加
算回路もしくは前記排他的論理和回路に要素状態x_jの一
対一変換を行なう換字表をそれぞれ組合わせた回路およ
び要素状態x_jの一対一変換をそれぞれ行なう複数個の換
字表を前記組合わせ回路の出力状態に応じ切換え可能に
して備えた回路のうちのいずれかの回路を前記換字回路
としたことを特徴とする特許請求の範囲第１項または第
２項記載のアドレス発生装置。
【請求項４】ｉの値を２とするとともに、ＮおよびN₁,N
₂の値をそれぞれ240および16,15とし、前記組合わせ回
路を要素状態x₁に応じて切換わるデータセレクタ回路に
より構成するとともに、前記換字回路を15を法とする加
算回路と換字表との縦続接続により構成して要素状態x₂
の変換をそれぞれ行なう複数段の前記換字ブロックと、
前記組合わせ回路を要素状態x₂に応じて切換わるデータ
セレクタと論理積演算回路との縦続接続により構成する
とともに、前記換字回路を排他的論理和演算回路により
構成して要素状態x₁の変換をそれぞれ行なう複数段の換
字ブロックとを交互に縦続接続したことを特徴とする特
許請求の範囲第１項乃至第３項のいずれかに記載のアド
レス発生装置。