JPH0625911B2 - デ−タ変換装置 - Google Patents
デ−タ変換装置Info
- Publication number
- JPH0625911B2 JPH0625911B2 JP61207132A JP20713286A JPH0625911B2 JP H0625911 B2 JPH0625911 B2 JP H0625911B2 JP 61207132 A JP61207132 A JP 61207132A JP 20713286 A JP20713286 A JP 20713286A JP H0625911 B2 JPH0625911 B2 JP H0625911B2
- Authority
- JP
- Japan
- Prior art keywords
- registers
- data
- conversion
- register
- stored
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明はディジタルデータをスクランブルするためのデ
ータ変換装置に関する。
ータ変換装置に関する。
（従来の技術） ディジタルデータをスクランブルする装置としてはアメ
リカ合衆国が制定したデータ暗号標準（以下DES と記
す）を用いた装置がある。このデータ暗号標準はアメリ
カ合衆国商務省標準局が発行したフェデラル・インフォ
メーション・プロセッシング・スタンダーズ・パブリケ
ーション（Federal Information Processing Standards
Publication)46に示されているように、64ビットデー
タをスクランブルして64ビット出力するが、アルゴリズ
ムから言えば32ビット単位に処理している。即ち、入力
ビットを２つに分割し、各々を32ビットのディジットと
してディジット毎に処理している。
リカ合衆国が制定したデータ暗号標準（以下DES と記
す）を用いた装置がある。このデータ暗号標準はアメリ
カ合衆国商務省標準局が発行したフェデラル・インフォ
メーション・プロセッシング・スタンダーズ・パブリケ
ーション（Federal Information Processing Standards
Publication)46に示されているように、64ビットデー
タをスクランブルして64ビット出力するが、アルゴリズ
ムから言えば32ビット単位に処理している。即ち、入力
ビットを２つに分割し、各々を32ビットのディジットと
してディジット毎に処理している。
（発明が解決しようとする問題点） 前記 DESは入力64ビットを２つに分割し、各々を32ビッ
トのディジットとしてディジット単位に処理している
が、マイクロプロセッサ等でソフト的に処理しようとす
ると、処理が複雑になるという欠点があった。そこで入
力64ビットを３つ以上に分割して、各々を32ビットより
も小さいディジットにすればマイクロプロセッサでも処
理しやすくなるはずである。
トのディジットとしてディジット単位に処理している
が、マイクロプロセッサ等でソフト的に処理しようとす
ると、処理が複雑になるという欠点があった。そこで入
力64ビットを３つ以上に分割して、各々を32ビットより
も小さいディジットにすればマイクロプロセッサでも処
理しやすくなるはずである。
（発明の構成） 本発明は、Ｎ個(Ｎは３以上の整数)のディジットからな
るデータブロックを、与えられたＭ個(Ｍは２以上の整
数)のキーレジスタに格納されたキーに依存して変換す
るデータ変換装置において、前記Ｎ個のディジットから
なるデータブロックを格納するＮ個のデータレジスタ
と、前記Ｎ個のデータレジスタと前記Ｍ個のキーレジス
タとの間で予め定められた変換を行い、その結果を前記
Ｎ個のデータレジスタに格納する手段と、前記Ｎ個のデ
ータレジスタを一方向に巡回シフトし、前記Ｍ個のキー
レジスタを逆方向に巡回シフトする手段とを有し、入力
されたデータブロックを前記Ｎ個のデータレジスタに格
納し、前記予め定められた変換と巡回シフトを複数回繰
り返した後に、前記Ｎ個のデータレジスタに格納されて
いるデータブロックを出力するデータ変換装置である。
るデータブロックを、与えられたＭ個(Ｍは２以上の整
数)のキーレジスタに格納されたキーに依存して変換す
るデータ変換装置において、前記Ｎ個のディジットから
なるデータブロックを格納するＮ個のデータレジスタ
と、前記Ｎ個のデータレジスタと前記Ｍ個のキーレジス
タとの間で予め定められた変換を行い、その結果を前記
Ｎ個のデータレジスタに格納する手段と、前記Ｎ個のデ
ータレジスタを一方向に巡回シフトし、前記Ｍ個のキー
レジスタを逆方向に巡回シフトする手段とを有し、入力
されたデータブロックを前記Ｎ個のデータレジスタに格
納し、前記予め定められた変換と巡回シフトを複数回繰
り返した後に、前記Ｎ個のデータレジスタに格納されて
いるデータブロックを出力するデータ変換装置である。
（実施例） 第１図は本発明の第１の実施例を示すためのブロック図
である。８バイト（１バイトは８ビットから成る）を入
力して８バイト出力するものとして説明する。暗号キー
も８バイトとする。入力８バイトをa0,a1,…,a7とし、
暗号キーをk0,k1,…,k7とおく、まず入力８バイトをデ
ータレジスタ(以下レジスタと称す)101,102,…,108にバ
イト毎に入れ、キー８バイトをキーレジスタ(以下レジ
スタと称す)111,112,…,118にバイト毎に入れる。121,1
22,123,124 はバイト変換回路で、例えばば y＝x3(mod
256) で与えられる変換を行なう。該変換は８ビットを
８ビットに変換するタイプなので 256×8 ビット ROMで
構成することもできる。さて１段階の処理は次の通りで
ある。変換121 はレジスタ101 と112 のビット毎の排他
的論理和（以下XOR と記す）を変換し、変換122 はレジ
スタ103 と114 のXOR を変換し、変換123 はレジスタ10
5 と116 のXOR を変換し、変換124 はレジスタ107 と11
8 のXOR を変換する。レジスタ101 はレジスタ108 と変
換124 の出力のXOR を格納し、レジスタ103 はレジスタ
102 と変換121 の出力のXOR を格納し、レジスタ105 は
レジスタ104 と変換122 の出力のXOR を格納し、レジス
タ107 はレジスタ106 と変換123 の出力のXOR を格納
し、レジスタ102,104,106,108 は各々レジスタ101,103,
105,107 に格納されていたバイトを格納する。またレジ
スタ111,112,113,114,115,116,117,118 は各々レジスタ
112,113,114,115,116,117,118,111 に格納されていたバ
イトを格納する。以上が１段階の処理を表わす。この１
段階の処理を８段階連続した時のレジスタ101,102,…,1
08の中味を各々b0,b1,…,b7 としたとき、b0,b1,…,b7
が出力８バイトである。
である。８バイト（１バイトは８ビットから成る）を入
力して８バイト出力するものとして説明する。暗号キー
も８バイトとする。入力８バイトをa0,a1,…,a7とし、
暗号キーをk0,k1,…,k7とおく、まず入力８バイトをデ
ータレジスタ(以下レジスタと称す)101,102,…,108にバ
イト毎に入れ、キー８バイトをキーレジスタ(以下レジ
スタと称す)111,112,…,118にバイト毎に入れる。121,1
22,123,124 はバイト変換回路で、例えばば y＝x3(mod
256) で与えられる変換を行なう。該変換は８ビットを
８ビットに変換するタイプなので 256×8 ビット ROMで
構成することもできる。さて１段階の処理は次の通りで
ある。変換121 はレジスタ101 と112 のビット毎の排他
的論理和（以下XOR と記す）を変換し、変換122 はレジ
スタ103 と114 のXOR を変換し、変換123 はレジスタ10
5 と116 のXOR を変換し、変換124 はレジスタ107 と11
8 のXOR を変換する。レジスタ101 はレジスタ108 と変
換124 の出力のXOR を格納し、レジスタ103 はレジスタ
102 と変換121 の出力のXOR を格納し、レジスタ105 は
レジスタ104 と変換122 の出力のXOR を格納し、レジス
タ107 はレジスタ106 と変換123 の出力のXOR を格納
し、レジスタ102,104,106,108 は各々レジスタ101,103,
105,107 に格納されていたバイトを格納する。またレジ
スタ111,112,113,114,115,116,117,118 は各々レジスタ
112,113,114,115,116,117,118,111 に格納されていたバ
イトを格納する。以上が１段階の処理を表わす。この１
段階の処理を８段階連続した時のレジスタ101,102,…,1
08の中味を各々b0,b1,…,b7 としたとき、b0,b1,…,b7
が出力８バイトである。
第２図は本発明の第２の実施例を示すブロック図であ
る。第２図は第１図とほとんど同じであるがデータレジ
スタ」（以下レジスタと称す）201,…,208間の受渡しの
向きと、キーレジスタ(以下レジスタと称す)211、…、218
間の受渡しの向きのみが逆方向になっている。具体的に
は次の通りである。まず、入力８バイトをレジスタ201,
202,…,208に各々バイト毎に入れ、キー入力８バイトを
レジスタ211,212,…,218に各々バイト毎に入れる。さ
て、１段階の処理は次のようになっている。変換221,22
2,223,224 は各々レジスタ202 と211 のXOR 、レジスタ
204 と213 のXOR 、レジスタ206 と215 のXOR 、レジス
タ208 と217 のXOR を変換する。変換の具体的な形は前
実施例と同じである。レジスタ202,204,206,208 は各々
変換221 とレジスタ203 のXOR 、変換222 とレジスタ20
5 のXOR 、変換 223とレジスタ207 のXOR 、変換224 と
レジスタ 201のXOR を格納し、レジスタ201,203,205,20
7 は各々レジスタ202,204,206,208 に格納されていたバ
イトを格納する。またレジスタ211,212,213,214,215,21
6,217,218 は各々レジスタ218,211,212,213,214,215,21
6,217 に格納されていたバイトを格納する。以上が１段
階の処理である。この１段階を８回連続したときのレジ
スタ201,202,…,208の中味の８バイトを出力８バイトと
する。
る。第２図は第１図とほとんど同じであるがデータレジ
スタ」（以下レジスタと称す）201,…,208間の受渡しの
向きと、キーレジスタ(以下レジスタと称す)211、…、218
間の受渡しの向きのみが逆方向になっている。具体的に
は次の通りである。まず、入力８バイトをレジスタ201,
202,…,208に各々バイト毎に入れ、キー入力８バイトを
レジスタ211,212,…,218に各々バイト毎に入れる。さ
て、１段階の処理は次のようになっている。変換221,22
2,223,224 は各々レジスタ202 と211 のXOR 、レジスタ
204 と213 のXOR 、レジスタ206 と215 のXOR 、レジス
タ208 と217 のXOR を変換する。変換の具体的な形は前
実施例と同じである。レジスタ202,204,206,208 は各々
変換221 とレジスタ203 のXOR 、変換222 とレジスタ20
5 のXOR 、変換 223とレジスタ207 のXOR 、変換224 と
レジスタ 201のXOR を格納し、レジスタ201,203,205,20
7 は各々レジスタ202,204,206,208 に格納されていたバ
イトを格納する。またレジスタ211,212,213,214,215,21
6,217,218 は各々レジスタ218,211,212,213,214,215,21
6,217 に格納されていたバイトを格納する。以上が１段
階の処理である。この１段階を８回連続したときのレジ
スタ201,202,…,208の中味の８バイトを出力８バイトと
する。
さて、第１の実施例の出力を第２の実施例に入力し、キ
ーを同一とすると、第２の実施例の出力は第１の実施例
へ入力した８バイトに戻る。第２の実施例の次に第１の
実施例を連結しても元に戻る。この理由を説明する。第
１の実施例の８段階後のレジスタ101,102,…,108の中味
をb0,b1,…,b7 とし、７段階後で８段階目にはいる前の
レジスタ101,102,…,108の中味をc0,c1,…,c7 とおく。
このとき b0＝c7f(c6k6),b7＝c6 である。ここで
はXOR 、f は変換124 を示す。さて、第２図において、
b0,b7 はレジスタ201,208 に格納され、k6はレジスタ21
7 に格納される。ここで１段階の処理を行なうと次のよ
うになる。レジスタ208 にはb0f(b7k6) が207 には
b7がはいる。ところが、これらはb0f(b7k6)＝｛c7
f(c6k6)｝f(c6k6)＝c7,b7＝c6であり、第１の
実施例の７段階処理後の状態になっている。従って第２
の実施例で８段階経過すれば第１の実施例の最初の状態
に戻る。以上により元に戻ることが示された。第２の実
施例を先に用いた場合も同様である。
ーを同一とすると、第２の実施例の出力は第１の実施例
へ入力した８バイトに戻る。第２の実施例の次に第１の
実施例を連結しても元に戻る。この理由を説明する。第
１の実施例の８段階後のレジスタ101,102,…,108の中味
をb0,b1,…,b7 とし、７段階後で８段階目にはいる前の
レジスタ101,102,…,108の中味をc0,c1,…,c7 とおく。
このとき b0＝c7f(c6k6),b7＝c6 である。ここで
はXOR 、f は変換124 を示す。さて、第２図において、
b0,b7 はレジスタ201,208 に格納され、k6はレジスタ21
7 に格納される。ここで１段階の処理を行なうと次のよ
うになる。レジスタ208 にはb0f(b7k6) が207 には
b7がはいる。ところが、これらはb0f(b7k6)＝｛c7
f(c6k6)｝f(c6k6)＝c7,b7＝c6であり、第１の
実施例の７段階処理後の状態になっている。従って第２
の実施例で８段階経過すれば第１の実施例の最初の状態
に戻る。以上により元に戻ることが示された。第２の実
施例を先に用いた場合も同様である。
以上の実施例において、変換121,…,124,221,…,224は
バイト変換であるが、変換後のビットは変換前の入力８
ビットの全てのビットの影響を受けること、即ち、変換
後の任意のビットを変換前の入力ビットx1,x2,…,x8 で
ブール表現したとき、各x1,x2,…,x8が真にその表現式
に現われることが望ましい。よくスクランブルするため
である。また、キーバイトのレジスタ111,112,…,118の
間の結合はこれだけに限らない。別の結合でもよい。
バイト変換であるが、変換後のビットは変換前の入力８
ビットの全てのビットの影響を受けること、即ち、変換
後の任意のビットを変換前の入力ビットx1,x2,…,x8 で
ブール表現したとき、各x1,x2,…,x8が真にその表現式
に現われることが望ましい。よくスクランブルするため
である。また、キーバイトのレジスタ111,112,…,118の
間の結合はこれだけに限らない。別の結合でもよい。
（発明の効果） 以上詳細に説明したように、本発明を用いれば簡単にデ
ータをスクランブルできるので、データ通信やデータ記
録に用いて効果が大きい。
ータをスクランブルできるので、データ通信やデータ記
録に用いて効果が大きい。
第１図は本発明の第１の実施例を、第２図は本発明の第
２の実施例を示すブロック図である。 図において、101,102,103,104,105,106,107,108,111,11
2,113,114,115,116,117,118,201,202,203,204,205,206,
207,208,211,212,213,214,215,216,217,218 はレジスタ
を、121,122,123,124,221,222,223,224 は変換を、131,
132,133,134,141,142,143,144,231,232,233,234,241,24
2,243,244 はビット毎の排他的論理和を各々表わす。
２の実施例を示すブロック図である。 図において、101,102,103,104,105,106,107,108,111,11
2,113,114,115,116,117,118,201,202,203,204,205,206,
207,208,211,212,213,214,215,216,217,218 はレジスタ
を、121,122,123,124,221,222,223,224 は変換を、131,
132,133,134,141,142,143,144,231,232,233,234,241,24
2,243,244 はビット毎の排他的論理和を各々表わす。
Claims (1)
- 【請求項１】Ｎ個(Ｎは３以上の整数)のディジットから
なるデータブロックを、与えられたＭ個(は２以上の整
数)のキーレジスタに格納されたキーに依存して変換す
るデータ変換装置において、 前記Ｎ個のディジットからなるデータブロックを格納す
るＮ個のデータレジスタと、 前記Ｎ個のデータレジスタと前記Ｍ個のキーレジスタと
の間で予め定められた変換を行い、その結果を前記Ｎ個
のデータレジスタに格納する手段と、 前記Ｎ個のデータレジスタを一方向に巡回シフトし、前
記Ｍ個のキーレジスタを逆方向に巡回シフトする手段と
を有し、 入力されたデータブロックを前記Ｎ個のデータレジスタ
に格納し、前記予め定められた変換と巡回シフトを複数
回繰り返した後に、前記Ｎ個のデータレジスタに格納さ
れているデータブロックを出力するデータ変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61207132A JPH0625911B2 (ja) | 1986-09-02 | 1986-09-02 | デ−タ変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61207132A JPH0625911B2 (ja) | 1986-09-02 | 1986-09-02 | デ−タ変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6361280A JPS6361280A (ja) | 1988-03-17 |
| JPH0625911B2 true JPH0625911B2 (ja) | 1994-04-06 |
Family
ID=16534721
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61207132A Expired - Lifetime JPH0625911B2 (ja) | 1986-09-02 | 1986-09-02 | デ−タ変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0625911B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5844989A (en) * | 1995-06-05 | 1998-12-01 | Matsushita Electric Industrial Co., Ltd. | Data scrambling method, data scrambling apparatus, data descrambling method, and data descrambling apparatus |
| US5966447A (en) * | 1996-06-04 | 1999-10-12 | Matsushita Electric Industrial Co., Ltd. | Data scrambling method, data scrambling apparatus, data descrambling method, and data descrambling apparatus |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS593912B2 (ja) * | 1979-09-12 | 1984-01-26 | 株式会社日立製作所 | デ−タ変換方法 |
| JPS57161880A (en) * | 1981-03-31 | 1982-10-05 | Fujitsu Ltd | Data converter |
-
1986
- 1986-09-02 JP JP61207132A patent/JPH0625911B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6361280A (ja) | 1988-03-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6072873A (en) | Digital video broadcasting | |
| US3962539A (en) | Product block cipher system for data security | |
| US3958081A (en) | Block cipher system for data security | |
| JP3225440B2 (ja) | デジタル信号ブロックの変換装置およびその使用方法 | |
| EP0342832B1 (en) | Dynamic feedback arrangement scrambling technique keystream generator | |
| JP5242642B2 (ja) | データ変換装置及びデータ変換装置のデータ変換方法及びプログラム及びコンピュータ読み取り可能な記録媒体 | |
| US4668103A (en) | Polygraphic encryption-decryption communications system | |
| AU597554B2 (en) | Pseudo-noise sequence generator | |
| JPH0625911B2 (ja) | デ−タ変換装置 | |
| JPH0697930A (ja) | ブロック暗号処理装置 | |
| RU2097931C1 (ru) | Способ шифрования двоичной информации и устройство для его осуществления | |
| JPH0419572B2 (ja) | ||
| RU2024209C1 (ru) | Устройство шифрования двоичной информации "албер" | |
| KR100316025B1 (ko) | 데이터 암호 표준 알고리즘을 이용한 암호 및 복호 장치 | |
| RU2140716C1 (ru) | Способ криптографического преобразования блоков цифровых данных | |
| RU2096918C1 (ru) | Способ шифрования двоичной информации и устройство для его осуществления | |
| JP2834450B2 (ja) | 暗号装置 | |
| JP3051416B2 (ja) | アドレス発生装置 | |
| JPH0418734B2 (ja) | ||
| JP2980085B2 (ja) | 暗号化方法及び復号化方法 | |
| Yakymenko et al. | Hierarchical Encryption in a Residual Number System | |
| SU775730A1 (ru) | Устройство дл преобразовани пр мого кода в дополнительный | |
| RU2030792C1 (ru) | Вычислительное устройство | |
| JPS60230737A (ja) | 暗号方式 | |
| JPH10326076A (ja) | 符号変換方式 |