JPH0418734B2

JPH0418734B2 -

Info

Publication number: JPH0418734B2
Application number: JP60198597A
Authority: JP
Inventors: Toshihisa Nakai; Shunichiro Sakamoto
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1985-09-10
Filing date: 1985-09-10
Publication date: 1992-03-27
Also published as: JPS6259437A

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、デイジタル情報の伝送あるいは蓄積
において、伝送路上あるいは蓄積媒体上での情報
の機密を保持するための暗号化方式に関するもの
である。

（従来の技術）従来の暗号化方式には、例えば「情報処理シス
テムのデータ暗号化技術（Information
Processing Systems Data Cryptographic
Techniques）」ISO／TC97／SC20／WG3 N10、
1985年１月（以下第１文献という）、「自己同期型
簡易暗号方式に関する一考察」第３回情報理論と
その応用研究会資料、1980年11月（以下第２文献
という）に記載されたものがある。

第３図は、上記第１文献に示されている暗号化
方式の構成を示すブロツク図である。この方法で
は64ビツトブロツク暗号を１ビツトCFB
（CIPHER FEEDBACK）モードで用いている。
同図の左側部分は暗号化部で、入力端子２１、加
算器２２、シフトレジスタ２３、64ビツトブロツ
ク暗号化部２４、レジスタ２５より構成される。
一方、右側部分は暗号複号化部で、シフトレジス
タ２７、64ビツトブロツク暗号化部２８、レジス
タ２９、加算器３０、出力端子３１より構成され
る。なお２６は伝送路である。

入力端子２１は平文の情報のビツト列ａを入力
し、このビツト列ａは加算器２２にてレジスタ２
５の出力ビツト列ｂと加算されて暗号化される。
暗号化されたビツト列は伝送路を介して暗号複号
化部に送られるとともにシフトレジスタ２３に送
られ一定時間蓄積される。シフトレジスタ２３の
内容は64ビツトブロツク暗号化部２４により１ビ
ツトの内容に対し64ビツトブロツク暗号化処理さ
れる。そしてその結果はレジスタ２５に格納さ
れ、レジスタ２５から出力されるビツト列ｂは次
の入力情報を暗号化するのに用いられる。以上述
べた動作がくりかえされ入力端子２１から入力さ
れた平文情報は次々と暗号化され、伝送路２６を
介して暗号複号化部に送られる。

伝送路２６を通つて送られてきた暗号化情報ｃ
は、暗号複号化部で受信されると、シフトレジス
タ２７に送られるとともに加算器３０に送られ
る。そして加算器３０では暗号化情報ｃとレジス
タ２９の出力ｄとが加算され、入力端子２１から
入力された情報と同じものが暗号複号化され、出
力端子３１に得られるようになる。シフトレジス
タ２７、64ビツトブロツク暗号化部２８、レジス
タ２９はシフトレジスタ２３、64ビツトブロツク
暗号化部２４、レジスタ２５と同様な動作を行な
う。

第４図は、上記第２文献に示されている暗号化
方式を示すブロツク図である。この方式では64ビ
ツトブロツク暗号の代わりに、各暗号化鍵に対応
した符号パターンを内蔵した変換器（ROMな
ど）を用いている。同図において、４１は入力端
子、４２は加算器、４３はシフトレジスタ、４４
は変換器、４５は伝送路、４６はシフトレジス
タ、４７は変換器、４８は加算器、４９は出力端
子である。

上記の両方式は、平文と暗号文の相関を小さく
できること、暗号化鍵の数が十分多くとれるこ
と、伝送路誤りが生じてもある時間待てば自動的
に回復すること、などの特徴をもつ。

（発明が解決しようとする問題点）しかし、第３図で示された構成に用いられる64
ビツトブロツク暗号（たとえばDEA１）は複雑
であるため、ハードウエアで実現する場合は高価
となり、ソフトウエアで実現する場合には、所望
のスループツトがえられないという問題点があつ
た。また第４図で示された構成では、各暗号化鍵
に対応した符号パターンを内蔵した変換器が必要
であり、鍵の数が多くなつたりシフトレジスタ長
が長くなつたりすると事実上実現が不可能となる
という問題点があつた。また暗号化鍵間の相関を
小さくするために符号パターン間に誤り訂正符号
に用いられているような定まつた数字的性質を持
ささなければならないため、一度その数字的性質
が判明すると、第３者に解読される可能性が増す
という欠点もあつた。

本発明は、以上述べた従来技術の問題点を解決
し、簡易な構成で実現でき、多くの暗号化鍵に対
応した符号パターンを内蔵した変換器を必要とし
ない暗号化方式を提供することを目的とする。

（問題点を解決するための手段）本発明の暗号化方式は、前記従来技術の問題点
を解決するため、次のように暗号化部及び暗号複
号化部を構成した。

暗号化部は、暗号化ビツトを一定時間記憶する
第１の記憶手段（実施例のシフトレジスタ３に対
応）と、第１の記憶手段と同じビツト長の暗号化
鍵を記憶する第２の記憶手段（鍵レジスタ４に対
応）と、第１及び第２の記憶手段の内容をビツト
毎に加算する第１の加算手段（加算器５に対応）
と、第１の加算手段による加算結果を、第１の記
憶手段よりも短いビツト長さに変換する第１の変
換手段（符号変換器７に対応）とを有するように
構成し、第１の変換手段の出力と、第１の変換手
段の出力と同じビツト長毎の入力情報をビツト毎
に加算して暗号化ビツトを得るようにした。

一方、暗号複号化部は、暗号化部より受信した
暗号化ビツトを一定時間記憶する第１の記憶手段
と同じビツト長の第３の記憶手段（シフトレジス
タ１０に対応）と、第１の記憶手段と同じビツト
長の暗号複号化鍵を記憶する第４の記憶手段（鍵
レジスタ１１に対応）と、第３及び第４の記憶手
段の内容をビツト毎に加算する第２の加算手段
（加算器１２に対応）と、第２の加算手段による
加算結果を第１の変換手段の出力と同じビツト長
に変換する第２の変換手段（符号変換器１４に対
応）とを有するように構成し、第２の変換手段の
出力と、第２の変換手段の出力と同じビツト長毎
に受信した受信情報をビツト毎に加算して暗号複
号化ビツトを得るようにした。

（作用）本発明の各技術手段は次のように作用する。

暗号化部の第１の記憶手段は暗号化ビツトを一
定クロツク数の間記憶する。第２の記憶手段は暗
号化鍵を記憶する。第１の加算手段は両記憶手段
の内容を例えば２を法としてビツト毎に加算し、
その加算結果は第１の変換手段に送られる。第１
の変換手段の入力部はただ１つの暗号化鍵に対応
しており、多くの暗号化鍵に対応した符号パター
ンを内蔵せずとも所定の働きを行う。そして第１
の変換手段の出力と平文の入力情報とが例えば２
を法としてビツト毎に加算されて暗号化ビツトが
得られ、伝送路を介して複号化部に送出される。

暗号複号化部の第３の記憶手段は受信情報を一
定クロツクの間記憶する。第４の記憶手段は暗号
複号化鍵を記憶する。第２の加算手段は両記憶手
段の内容を例えば２を法としてビツト毎に加算
し、その加算結果を第２の変換手段に送る。第２
の変換手段は第１の変換手段と同様な作用を行
う。そして受信された暗号化処理が第２の変換手
段の出力と例えば２を法としてビツト毎に加算さ
れることにより暗号復号化ビツトが得られ、暗号
化部の入力情報と同じものが暗号複号化部にて得
られるようになる。

（実施例）第１図に本発明の一実施例の構成を示す。同図
の左側部分は暗号化部で、入力端子１、加算器
２、シフトレジスタ３、鍵レジスタ４、加算器
５、レジスタ６、符号変換器７から構成される。
８は帰還路、９は伝送路である。また右側部分は
暗号複号化部で、シフトレジスタ１０、鍵レジス
タ１１、加算器１２、レジスタ１３、符号変換器
１４、加算器１５、出力端子１６から構成され
る。

入力端子１は平文情報を入力する。加算器２
は、入力された情報ビツトＡと符号変換器７の出
力ビツトＢを、２を法としてビツト毎に加算する
ことにより暗号化を行う。暗号化されたビツト列
は伝送路９に送出されるとともに、帰還路８を介
してシフトレジスタ３に入力される。シフトレジ
スタ３は暗号化ビツトを一定クロツク数の間記憶
する。一方、鍵レジスタ４は暗号化鍵を記憶する
レジスタである。シフトレジスタ３の内容は、鍵
レジスタ４に記憶された内容すなわち暗号化鍵
と、加算手段５により、２を法としてビツト毎に
加算される。その加算結果はレジスタ６に入力さ
れる。レジスタ６の内容は符号変換器７に供給さ
れ、符号変換器７は該内容を１ビツトに変換し、
出力ビツトＢとして出力する。この出力ビツトＢ
は入力端子１より入力された次の入力情報を暗号
化するのに用いられる。以上述べた動作がくりか
えされ、入力端子１より入力された入力情報は、
次々と暗号化され、伝送路９に送出される。

伝送路９を通つて受信された暗号化情報Ｃは、
暗号化の場合と同様にシフトレジスタ１０に入力
されるとともに、加算器１５により符号変換器１
４の出力Ｄと２を法としてビツト毎に加算される
ことにより暗号複号される。従つて、入力端子１
より入力されたのと同じ情報が出力端子１６より
出力される。これは、シフトレジスタ３とシフト
レジスタ１０、鍵レジスタ４と鍵レジスタ１１の
内容がそれぞれ同じである時、出力ビツトＢと出
力ビツトＤは同一となることに基づいている。

次に符号変換器７，１４について説明する。第
１図のレジスタ６，１３及び符号変換器７，１４
は、第４図のレジスタ４３，４６及び符号変換器
４４，４７と対応する。通常、暗号化アルゴリズ
ムは、次のような性質を満足していることが望ま
しいとされている。

入力の全てのビツトが出力に関与している。
すなわち入力が１ビツトでも異なると、出力は
大きく異なる。

の性質が全ての鍵について満たされてい
る。

鍵間の相関が少ない。すなわち鍵が１ビツト
でも異なると、出力は大きく異なる。これは、
暗号化の際とは異なつた鍵で暗号複号とする
と、暗号化する前の入力情報とは全く異なつた
出力しかえられないことに対応している。

一般に、鍵の数は鍵の総当たりによる暗号解読
を不可能にするため、十分多くとられる。たとえ
ばDEA１の場合は、2⁵⁶≒7.2×10¹⁶個である。こ
のため暗号アルゴリズムにの性質を満足させる
ことはむずかしく、またもしそのような符号パタ
ーンが存在したとしても、そのような膨大な数の
鍵に対応する符号パターン全てをROM等に記憶
させておくことは極めて困難である。

また、さらにの性質を満足するためには符号
パターン間に、定まつた数学的性質を持たさざる
をえず、暗号解読を容易にする可能性がある。

本実施例における符号変換器７，１４は鍵によ
つて変更される必要はなく、固定でよい。符号変
換器７，１４がの性質を満足しているとする
と、レジスタ６，１３の内容は、シフトレジスタ
３，１０と鍵レジスタ４，１１の内容を、２を法
として加算したものである。

従つて、本実施例によれば、明らかに鍵レジス
タ４，１１の内容の全ての値に対しての性質が
えられる。また、鍵レジスタ４，１１の内容が１
ビツト変わることは、シフトレジスタ３，１０の
内容が１ビツト変わることと等価であるから、本
実施例は明らかにの性質も満たしている。

第２図は本発明の第２の実施例の構成を示す。
第２図において第１図と同様な要素には同じ符号
を付してある。この実施例では入力端子１からの
入力情報は１ビツト毎ではなく複数ビツト毎とな
つている。暗号化、複号化も複数ビツト毎に行な
われる。他の動作は、第１の実施例と全く同じで
ある。本実施例は時に調歩同期通信方式のように
複数ビツト毎の同期が確立したデータを暗号化す
る場合に有効となる。

（発明の効果）以上詳細に説明したように、本発明によれば、
符号変換器の入力段に暗号化ビツトと暗号化鍵を
加算する加算手段を設けたので、符号変換器の回
路規模の簡素化及びROM容量の大幅な削減が可
能となる。また、本発明によれば、鍵間の相関を
考慮せずに暗号アルゴリズムが設計できるため、
柔軟な設計が可能となる。

【図面の簡単な説明】

第１図は本発明の第１の実施例の構成を示すブ
ロツク図、第２図は本発明の第２の実施例の構成
を示すブロツク図、第３図及び第４図はそれぞれ
従来の暗号化方式の構成を示すブロツク図であ
る。１……入力端子、２，１５……加算器、３，１
０……シフトレジスタ、４，１１……鍵レジス
タ、５，１２……加算器、６，１３……レジス
タ、７，１４……符号変換器、１６……出力端
子。

Claims

【特許請求の範囲】１暗号化ビツトを一定時間記憶する第１の記憶
手段と、該第１の記憶手段と同じビツト長の暗号化鍵を
記憶する第２の記憶手段と、第１及び第２の記憶手段の内容をビツト毎に加
算する第１の加算手段と、第１の加算手段による加算結果を、第１の記憶
手段よりも短いビツト長に変換する第１の変換手
段とを有し、第１の変換手段の出力と、該第１の変換手段の
出力と同じビツト長毎の入力情報をビツト毎に加
算して暗号化ビツトを得る暗号化部と、暗号化部からの受信情報を一定時間記憶する第
１の記憶手段と同じビツト長の第３の記憶手段
と、第１の記憶手段と同じビツト長の暗号複号化鍵
を記憶する第４の記憶手段と、第３及び第４の記憶手段の内容をビツト毎に加
算する第２の加算手段と、第２の加算手段による加算結果を第１の変換手
段の出力と同じビツト長に変換する第２の変換手
段とを有し、第２の変換手段の出力と、該第２の変換手段の
出力と同じビツト長毎の受信情報をビツト毎に加
算して暗号復号化ビツトを得る暗号複号化部から
成る暗号化方式。