JPS6259437A

JPS6259437A - 暗号化方式

Info

Publication number: JPS6259437A
Application number: JP60198597A
Authority: JP
Inventors: Toshihisa Nakai; 敏久中井; Shunichiro Sakamoto; 俊一郎坂本
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1985-09-10
Filing date: 1985-09-10
Publication date: 1987-03-16
Also published as: JPH0418734B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、ディジタル情報の伝送あるいは蓄積において
、伝送路上あるいは蓄積媒体上での情報の機密を保持す
るための暗号化方式に関するものである。

（従来の技術）従来の暗号化方式には、例えば「情報処理システムのデ
ータ暗号化技術（Ｉｎｆｏｒｍａｔｉｏｎ　Ｐｒｏｃｅ
ｓｓ　−ｉｎｇ　Ｓｙｓｔｅｍｓ　Ｄａｔａ　（：ｒｙ
ｐｔｏｇｒａｐｈｉｃ　Ｔｅｃｈｎｉｑｕｅｓ）」ＩＳ
Ｏ／Ｔ（：９７／Ｓ（：２０７ＷＧ３　Ｎ１０．１９８
５年１月（以下第１文献という）、「自己同期型簡易暗
号方式に関する一考察」第３回情報理論とその応用研究
会資料、１９８０年１１月（以下第２文献という）に記
載されたものがある。

第３図は、上記第１文献に示されている暗号化方式の構
成を示すブロック図である。この方法では６４ビットブ
ロック暗号を１ビツト（：ＦＢ（ｔｌ：ＩＰＨＥＲＦε
ＥＤＢＡＧＫ）モードで用いている。同図の左側部分は
暗号化部で、入力端子２１、加算器２２、シフトレジス
タ２３．６４ビットブロック暗号化部２４、レジスタ２
５より構成される。一方、右側部分は暗号復号化部で、
シフトレジスタ２７．６４ビットブロック暗号化部２８
、レジスタ２９、加算器３０、出力端子３１より構成さ
れる。なお２６は伝送路である。

入力端子２１は平文の情報のビット列ａを入力し、この
ビット列ａは加算器２２にてレジスタ２５の出力ビット
列すと加算されて暗号化される。暗号化されたビット列
は伝送路を介して暗号復号化部に送られるとともにシフ
トレジスタ２３に送られ一定時間蓄積される。シフトレ
ジスタ２３の内容は６４ビットブロック暗号化部２４に
より１ビツトの内容に対し６４ビットブロック暗号化処
理される。そしてその結果はレジスタ２５に格納され、
レジスタ２５から出力されるビット列すは次の入力情報
を暗号化するのに用いられる。以上述べた動作がくりか
えされ入力端子２１から入力された平文情報は次々と暗
号化され、伝送路２６を介して暗号復号化部に送られる
。

伝送路２６を通って送られてきた暗号化情報Ｃは、暗号
復号化部で受信されると、シフトレジスタ２７に送られ
るとともに加算器３０に送られる。

そして加算器３０では暗号化情報Ｃとレジスタ２９の出
力ｄとが加算され、入力端子２１から入力された情報と
同じものが暗号復号化され、出力端子３１に得られるよ
うになる。シフトレジスタ２７．６４ビットブロック暗
号化部２８、レジスタ２９はシフトレジスタ２３．６４
ビットブロック暗号化部２４、レジスタ２５と同様な動
作を行なう。

第４図は、上記第２文献に示されている暗号化方式を示
すブロック図である。この方式では６４ビットブロック
暗号の代わりに、各暗号化鍵に対応した符号パターンを
内蔵した変換器（ＲＯＭなど）を用いている。同図にお
いて、４１は入力端子、４２は加算器、４３はレジスタ
、４４は変換器、４５は伝送路、４６はレジスタ、４７
は変換器、４８は加算器、４９は出力端子である。

上記の両方式は、平文と暗号文の相関を小さくできるこ
と、暗号化鍵の数が十分多くとれること、伝送路誤りが
生じてもある時間待てば自動的に回復すること、などの
特徴をもつ。

（発明が解決しようとする問題点）しかし、第３図で示された構成に用いられる６４ビット
ブロック暗号（たとえばＤＥＡＩ）は複雑であるため、
ハードウェアで実現する場合は高価となり、ソフトウェ
アで実現する場合には、所望のスルーブツトかえられな
いという問題点があった。

また第４図で示された構成では、各暗号化鍵に対応した
符号パターンを内蔵した変換器が必要であり、鍵の数が
多くなると事実上実現が不可能となるという問題点があ
った。また暗号化鍵間の相関を小さくするために符号パ
ターン間に誤り訂正符号に用いられているような定まっ
た数学的性質を持たさなけわばならないため、一度その
数学的性質が判明すると、第３者に解読される可能性が
増すという欠点もあった。

本発明は、以上述べた従来技術の問題点を解決し、簡易
な構成で実現でき、多くの暗号化鍵に対応した符号パタ
ーンを内蔵した変換器を必要としない暗号化方式を提供
することを目的とする。

（問題点を解決するための手段）本発明の暗号化方式は、前記従来技術の問題点を解決す
るため、次のように暗号化部及び暗号復号化部を構成し
た。

暗号化部は、暗号化ビットを一定時間記憶する第１の記
憶手段（実施例のシフトレジスタ３（第１１図）に対応
）と、暗号化鍵を記憶する第２の記憶手段（鍵レジスタ
４に対応）と、第１及び第２の記憶手段の内容をビット
毎に加算する第１の加算手段（加算器５に対応）と、第
１の加算手段による加算結果を１又は複数ビットに変換
する第１の変換手段（符号変換器７に対応）とを有する
ように構成し、第１の変換手段の出力と１又は複数ビッ
ト毎に入力した入力情報をビット毎に加算して暗号化ビ
ットを得るようにした。

一方、暗号復号化部は、暗号化部より受信した暗号化ビ
ットを一定時間記憶する第３の記憶手段（シフトレジス
タ１０に対応）と、暗号復号化部を記憶する第４の記憶
手段（鍵レジスタ１１に対応）と、第３及び第４の記憶
手段の内容をビット毎に加算する第２の加算手段（加算
器１２に対応）と、第２の加算手段による加算結果を１
又は複数ビットに変換する第２の変換手段（符号変換器
１４に対応）とを有するように構成し、第２の変換手段
の出力と１又は複数ビット毎に受信した受信情報をビッ
ト毎に加算して暗号復号化ビットを得るようにした。

（作用）本発明の各技術手段は次のように作用する。

暗号化部の第１の記憶手段は暗号化ビットを一定クロッ
ク数の間記憶する。第２の記憶手段は暗号化鍵を記憶す
る。第１の加算手段は両記憶手段の内容を例えば２を法
としてビット毎に加算し、その加算結果は第１の変換手
段に送られる。第１の変換手段の入力部はただ１つの暗
号化鍵に対応しており、多くの暗号化鍵に対応した符号
パターンを内蔵せずども所定の働きを行う。そして第１
の変換手段の出力と平文の人力情報とが例えば２を法と
してビット毎に加算されて暗号化ビットが得られ、伝送
路を介して復号化部に送出される。

暗号復号化部の第３の記憶手段は受信情報を一定クロッ
ク数の間記憶する。第４の記憶手段は暗号復号化部を記
憶する。第２の加算手段は両記憶手段の内容を例えば２
を法としてビット毎に加算し、その加算結果を第２の変
換手段に送る。第２の変換手段は第１の変換手段と同様
な作用を行う。

そして受信された暗号化情報が第２の変換手段の出力と
例えば２を法としてビット毎に加算されることにより暗
号復号化ビットが得られ、暗号化部の入力情報と同じも
のが暗号復号化部にて得られるようになる。

（実施例）第１図に本発明の一実施例の構成を示す。

同図の左側部分は暗号化部で、入力端子１、加算器２、
シフトレジスタ３、鍵レジスタ４、加算器５、レジスタ
６、符号変換器７から構成される。

８は帰還路、９は伝送路である。また右側部分は暗号復
号化部で、シフトレジスタ１０、鍵レジスタ１１、加算
器１２、レジスタ１３、符号変換器１４、加算器１５、
出力端子１６から構成される。

入力端子１は平文情報を入力する。加算器２は、人力さ
れた情報ビットＡと符号変換器７の出力ビットＢを、２
を法としてビット毎に加算することにより暗号化を行う
。暗号化されたビット列は伝送路９に送出されるととも
に、帰還路８を介してシフトレジスタ３に入力される。

シフトレジスタ３は暗号化ビットを一定クロック数の間
記憶する。

一方、鍵レジスタ４は暗号化鍵を記憶するレジスタであ
る。シフトレジスタ３の内容は、鍵レジスタ４に記憶さ
れた内容すなわち暗号化鍵と、加算手段５により、２を
法としてビット毎に加算される。その加算結果はレジス
タ６に入力される。レジスタ６の内容は符号変換器７に
供給され、符号変換器７は該内容を１ビツトに変換し、
出力ビットＢとして出力する。この出力ビットＢは入力
端子１より入力された次の入力情報を暗号化するのに用
いられる。以上述べた動作かくりかえされ、入力端子１
より入力された入力情報は、次々と暗号化され、伝送路
９に送出される。

伝送路９を通って受信された暗号化情報Ｃは、暗号化の
場合と同様にシフトレジスタ１０に入力されるとともに
、加算器１５により符号変換器１４の出力りと２を法と
してビット毎に加算されることにより暗号復号される。

従って、入力端子１より入力されたのと同じ情報が出力
端子１６より出力される。これは、シフトレジスタ３と
シフトレジスタＩＯ５鍵レジスタ４と鍵レジスタ１１の
内容がそれぞれ同じである時、出力ビットＢと出力ビッ
トＤは同一となることに基づいている。

次に符号変換器７　（１４）について説明する。第１図
のレジスタ６　（１３）及び符号変換器７　（１４）は
、第４図のレジスタ４３（４６）及び符号変換器４４　
（４７）と対応する。通常、暗号化アルゴリズムは、次
のような性質を満足していることが望ましいとされてい
る。

■入力の全てのビットが出力に関与している。

すなわち人力か１ビツトでも異なると、出力は大きく異
なる。

■■の性質が全ての鍵について満たされている。

■鍵間の相関が少ない。すなわち鍵が１ビツトでも異な
ると、出力は大きく異なる。これは、暗号化の際とは異
なった鍵で暗号復号をすると、暗号化する前の入力情報
とは全く異なった出力しかえられないことに対応してい
る。

一般に、鍵の数は鍵の総当たりによる暗号解読を不可能
にするため、十分多くとられる。たとえばＤＥＡＩの場
合は、２５６−Ｆ７．２　Ｘｌ０Ｉ６個である。

このため暗号アルゴリズムに■の性質を満足させること
はむづかしく、またもしそのような符号パターンが存在
したとしても、そのような膨大な数の鍵に対応する符号
パターン全てをＲＯＭ等に記憶させておくことは極めて
困難である。

また、ざらに■の性質を満足するためには符号パターン
間に、定まった数学的性質を持たさざるをえず、暗号解
読を容易にする可能性がある。

本実施例における符号変換器７　（１４）は鍵によって
変更される必要はなく、固定でよい。符号変換器７　（
１４）が■の性質を満足しているとすると、レジスタ６
　（１３）の内容は、シフトレジスタ３　（１０）と鍵
レジスタ４　（１１）の内容を、２を法として加算した
ものである。

従って、本実施例によれば、明らかに鍵レジスタ４　（
１１）の内容の全ての値に対して■の性質かえられる。

また、鍵レジスタ４　（１１）の内容が１ビツト変わる
ことは、シフトレジスタ３　（１０）の内容が１ビツト
変わることと等価であるから、本実施例は明らかに■の
性質も満たしている。

第２図は本発明の第２の実施例の構成を示す。

第２図において第１図と同様な要素には同じ符号を付し
である。この実施例では入力端子１からの人力情報は１
ビツト毎ではなく複数ビット毎となっている。暗号化、
復号化も複数ビット毎に行なわれる。他の動作は、第１
の実施例と全く同じである。本実施例は特に調歩同期通
信方式のように複数ビット毎の同期が確立したデータを
暗号化する場合に有効となる。

（発明の効果）以上詳細に説明したように、本発明によれば、符号変換
器の人力段に暗号化ビットと暗号化鍵を加算する加算手
段を設けたので、符号変換器の回路規模の簡素化及びＲ
ＯＭ容量の大幅な削減が可能となる。また、本発明によ
れば、連間の相関を考慮せずに暗号アルゴリズムが設計
できるため、柔軟な設計が可能となる。

【図面の簡単な説明】

第１図は本発明の第１の実施例の構成を示すブロック図
、第２図は本発明の第２の実施例の構成を示すブロック
図、第３図及び第４図はそれぞれ従来の暗号化方式の構
成を示すブロック図である。１・・・入力端子、　　　　　　２．１５−・・加算器
、３．１０−・・シフトレジスタ、　　４．１１−・・
鍵レジスタ５．１２−・・加算器、　　　　　　６．１
３−・・レジスタ、７．１４・・・符号変換器、　　　
ｌ　６−・・出力端子。

Claims

【特許請求の範囲】暗号化ビットを一定時間記憶する第１の記憶手段と、暗号化鍵を記憶する第２の記憶手段と、第１及び第２の記憶手段の内容をビット毎に加算する第
１の加算手段と、第１の加算手段による加算結果を１又は複数ビットに変
換する第１の変換手段とを有し、第１の変換手段の出力と１又は複数ビット毎の入力情報
をビット毎に加算して暗号化ビットを得る暗号化部と、暗号化部からの受信情報を一定時間記憶する第３の記憶
手段と、暗号復号化部を記憶する第４の記憶手段と、第３及び第
４の記憶手段の内容をビット毎に加算する第２の加算手
段と、第２の加算手段による加算結果を１又は複数ビットに変
換する第２の変換手段とを有し、第２の変換手段の出力と１又は複数ビット毎の受信情報
をビット毎に加算して暗号復号化ビットを得る暗号復号
化部とから成る暗号化方式。