JPS63198090A - 暗号化装置 - Google Patents
暗号化装置Info
- Publication number
- JPS63198090A JPS63198090A JP62029885A JP2988587A JPS63198090A JP S63198090 A JPS63198090 A JP S63198090A JP 62029885 A JP62029885 A JP 62029885A JP 2988587 A JP2988587 A JP 2988587A JP S63198090 A JPS63198090 A JP S63198090A
- Authority
- JP
- Japan
- Prior art keywords
- register
- bits
- output
- contents
- encryption
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000006243 chemical reaction Methods 0.000 claims description 39
- 238000000034 method Methods 0.000 claims description 15
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 3
- 230000005540 biological transmission Effects 0.000 description 16
- 238000010586 diagram Methods 0.000 description 13
- 230000002093 peripheral effect Effects 0.000 description 2
- 102100030341 Ethanolaminephosphotransferase 1 Human genes 0.000 description 1
- 101100172525 Homo sapiens SELENOI gene Proteins 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 239000004575 stone Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L9/00—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols
- H04L9/06—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols the encryption apparatus using shift registers or memories for block-wise or stream coding, e.g. DES systems or RC4; Hash functions; Pseudorandom sequence generators
- H04L9/0618—Block ciphers, i.e. encrypting groups of characters of a plain text message using fixed encryption transformation
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L2209/00—Additional information or applications relating to cryptographic mechanisms or cryptographic arrangements for secret or secure communication H04L9/00
- H04L2209/12—Details relating to cryptographic hardware or logic circuitry
Landscapes
- Engineering & Computer Science (AREA)
- Computer Security & Cryptography (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Storage Device Security (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、ディジタル情報の伝送あるいは蓄積において
、伝送路上あるいは蓄積媒体上での情報の機密を保持す
るための暗号化方式に関するものである。
、伝送路上あるいは蓄積媒体上での情報の機密を保持す
るための暗号化方式に関するものである。
（従来の技術）
従来の暗号化方式には、例えば「自己同期型簡易暗号方
式に関する一考察」第３回情報理論とその応用研究会資
料、１９８０年１１月（以下第１文献という）、カール
エイチ メイヤ（Ｃａｒｔ ＩＩ。
式に関する一考察」第３回情報理論とその応用研究会資
料、１９８０年１１月（以下第１文献という）、カール
エイチ メイヤ（Ｃａｒｔ ＩＩ。
Ｍｅｙｅｒ） 、ステファンエム マティアス（Ｓｔｅ
ｐｈｅｎ閘、 ＭａＬｙａｓ）著「クリプトグラフィニ
ア 二ニーディメンション イン コンピュータ デー
タセキュリティ（ＣＲＹＰＴＯＧＲＡＰＩＩＹ：Ａ Ｎ
ＥＷ ＤＩＭＥＮＴＩＯＮＩＮ ＣＯＭＰＵＴＥＲＤＡ
ＴＡ ＳＥ（：ＵＲＩＴＹ）Ｊジョンウィリーアンド
サンズ（ＪＯｔＩＮ ＷＩＬＥＹ ＆ ５ＯＮＳ）社刊
、アメリカ合衆国ニューヨーク、 ＰＯ２−１００（以
下第２文献という）に記載されたものがある。
ｐｈｅｎ閘、 ＭａＬｙａｓ）著「クリプトグラフィニ
ア 二ニーディメンション イン コンピュータ デー
タセキュリティ（ＣＲＹＰＴＯＧＲＡＰＩＩＹ：Ａ Ｎ
ＥＷ ＤＩＭＥＮＴＩＯＮＩＮ ＣＯＭＰＵＴＥＲＤＡ
ＴＡ ＳＥ（：ＵＲＩＴＹ）Ｊジョンウィリーアンド
サンズ（ＪＯｔＩＮ ＷＩＬＥＹ ＆ ５ＯＮＳ）社刊
、アメリカ合衆国ニューヨーク、 ＰＯ２−１００（以
下第２文献という）に記載されたものがある。
第９図は上記第２文献に示されている暗号化方式の構成
を示すブロック図である。この方式では、６４ビットブ
ロック暗号を１ビットＣＦＢ（Ｃ：１ｐｈｅｒＦｅｅｄ
Ｂａｃｋ）モードで用いている。同図の左側部分は暗
号化部で、入力端子９０１ 、２を法とする加算器９０
２ 、シフトレジスタ９０：］ 、 ６４ビットブロッ
ク暗号化部９０４．レジスタ９０５より構成される。一
方、右側部分は暗号復号化鍵であり、シフトレジスタ９
０７ 、６４ビットブロック暗号化部９０８．レジスタ
９０９ 、２を法とする加算５９１０ 、出力端子９１
１より構成される。なお９０６は伝送路である。
を示すブロック図である。この方式では、６４ビットブ
ロック暗号を１ビットＣＦＢ（Ｃ：１ｐｈｅｒＦｅｅｄ
Ｂａｃｋ）モードで用いている。同図の左側部分は暗
号化部で、入力端子９０１ 、２を法とする加算器９０
２ 、シフトレジスタ９０：］ 、 ６４ビットブロッ
ク暗号化部９０４．レジスタ９０５より構成される。一
方、右側部分は暗号復号化鍵であり、シフトレジスタ９
０７ 、６４ビットブロック暗号化部９０８．レジスタ
９０９ 、２を法とする加算５９１０ 、出力端子９１
１より構成される。なお９０６は伝送路である。
平文情報のビット列は暗号化部の入力端子９０１より入
力され、レジスタ９０５の最左端の１ビットと、２を法
とする加算器９０２において２を法として加算すること
により暗号化される。暗号化されたビット列は、伝送路
９０６を介して暗号復号化鍵に送られるとともにシフト
レジスタ９０３に帰還され、一定時間蓄積される。６４
ビットよりなるシフトレジスタ９０３の内容は６４ビッ
トブロック暗号化部９０４に入力され、６４ビットより
なるデータに変換される。この変換されたデータはレジ
スタ９０５に格納される。レジスタ９０５に格納された
６４ビットのうちの最左端の１ビットのみが、次の入力
情報を、２を法とする加算器で暗号化するために用いら
れる。以上の動作が繰り返され、入力端子９０１から入
力された平文情報は１ビットずつ次々と暗号化され、伝
送路９０６を介して暗号復号化鍵に送信される。
力され、レジスタ９０５の最左端の１ビットと、２を法
とする加算器９０２において２を法として加算すること
により暗号化される。暗号化されたビット列は、伝送路
９０６を介して暗号復号化鍵に送られるとともにシフト
レジスタ９０３に帰還され、一定時間蓄積される。６４
ビットよりなるシフトレジスタ９０３の内容は６４ビッ
トブロック暗号化部９０４に入力され、６４ビットより
なるデータに変換される。この変換されたデータはレジ
スタ９０５に格納される。レジスタ９０５に格納された
６４ビットのうちの最左端の１ビットのみが、次の入力
情報を、２を法とする加算器で暗号化するために用いら
れる。以上の動作が繰り返され、入力端子９０１から入
力された平文情報は１ビットずつ次々と暗号化され、伝
送路９０６を介して暗号復号化鍵に送信される。
伝送路９０６を介して暗号化情報が暗号復号化鍵で受イ
エされると、その暗号化情報はシフトレジスタ９０７に
一定時間蓄積されるとともに２を法とする加算器９１０
に送られる。２を法とする加算器９１０では、受信した
暗号化情報とレジスタ９０９の最左端の１ビットとが、
２を法として加算され暗号復号される。１１ｆｆ号復号
情報は出力端子９１１に出力される。シフトレジスタ９
０７ 、６４ビットブロック暗号化部９０８、レジスタ
９０９は、それぞれ暗号化部のシフトレジスタ９０３．
６４ビットブロック暗号化部９０８、レジスタ９０９と
同様の動作をおこなう。６４ビット暗号化部９０４に設
定される暗号鍵と６４ビット暗号化部９０８に設定され
る暗号復号鍵が同じであるときのみ暗号化部と暗号復号
化鍵の各レジスタの内容が一致し、入力端子９０１から
入力された情報と同じ情報が出力端子９１１から出力さ
れるのである。
エされると、その暗号化情報はシフトレジスタ９０７に
一定時間蓄積されるとともに２を法とする加算器９１０
に送られる。２を法とする加算器９１０では、受信した
暗号化情報とレジスタ９０９の最左端の１ビットとが、
２を法として加算され暗号復号される。１１ｆｆ号復号
情報は出力端子９１１に出力される。シフトレジスタ９
０７ 、６４ビットブロック暗号化部９０８、レジスタ
９０９は、それぞれ暗号化部のシフトレジスタ９０３．
６４ビットブロック暗号化部９０８、レジスタ９０９と
同様の動作をおこなう。６４ビット暗号化部９０４に設
定される暗号鍵と６４ビット暗号化部９０８に設定され
る暗号復号鍵が同じであるときのみ暗号化部と暗号復号
化鍵の各レジスタの内容が一致し、入力端子９０１から
入力された情報と同じ情報が出力端子９１１から出力さ
れるのである。
第１０図は、ト記第１文献に示されている暗号化方法を
示すブロック図である。この方式では６４ビットブロッ
ク暗号の代わりに５各暗号鍵に対応した符号パターンを
内蔵した符号変換器（ＲＯＭ等）を用いている。同図に
おいて、９２１は入力端子、９２２は２を法とする加算
器、９２３はシフトレジスタ、９２４は符号変換器、９
２５は伝送路、９２６は２を法とする加算器、９２７は
シフトレジスタ、９２８は符号変換器、９″２９は出力
端子である。
示すブロック図である。この方式では６４ビットブロッ
ク暗号の代わりに５各暗号鍵に対応した符号パターンを
内蔵した符号変換器（ＲＯＭ等）を用いている。同図に
おいて、９２１は入力端子、９２２は２を法とする加算
器、９２３はシフトレジスタ、９２４は符号変換器、９
２５は伝送路、９２６は２を法とする加算器、９２７は
シフトレジスタ、９２８は符号変換器、９″２９は出力
端子である。
Ｅ記の両方式は、平文と暗号文の相関を小さくできるこ
と、伝送路誤りあるいは同期はずれが生じても、シフト
レジスタの長さに比例する時間が経過すれば自動的に同
期が回復すること、等の特徴を持つ。
と、伝送路誤りあるいは同期はずれが生じても、シフト
レジスタの長さに比例する時間が経過すれば自動的に同
期が回復すること、等の特徴を持つ。
（発明が解決しようとする問題点）
しかしながら、第９図で示された構成に用いられる６４
ビットブロック暗号（例えばＤＥＳ ’）は元来６４ビ
ットの単位の暗号化を考慮して設計されているため複雑
であり、ハードウェアで実現する場合は高価となり、ソ
フトウェアで実現する場合には、所望のスルーブツトか
えられないという問題点があった。また、第１Ｏ図で示
された構成では、各暗号鍵に対応した符号パターンを内
蔵した符号変換器が必要となり、鍵の数が多くなったり
シフトレジスタ長が長くなったりすると事実上実現が不
可能となるどう問題点があった。たとえば、シフトレジ
スタ長を６４、暗号鍵ビット数を６４とすると符号変換
器をＲＯＭで構成する場合、必要な記憶容計は２６４Ｘ
２Ｒ４″、３．ｌｌ Ｘｌ０３８ビットとなってしまう
。
ビットブロック暗号（例えばＤＥＳ ’）は元来６４ビ
ットの単位の暗号化を考慮して設計されているため複雑
であり、ハードウェアで実現する場合は高価となり、ソ
フトウェアで実現する場合には、所望のスルーブツトか
えられないという問題点があった。また、第１Ｏ図で示
された構成では、各暗号鍵に対応した符号パターンを内
蔵した符号変換器が必要となり、鍵の数が多くなったり
シフトレジスタ長が長くなったりすると事実上実現が不
可能となるどう問題点があった。たとえば、シフトレジ
スタ長を６４、暗号鍵ビット数を６４とすると符号変換
器をＲＯＭで構成する場合、必要な記憶容計は２６４Ｘ
２Ｒ４″、３．ｌｌ Ｘｌ０３８ビットとなってしまう
。
本発明の１１１ｆψ化方式は以上述べた従来技術の問題
点を解決し、簡易な構成で実現でき、多くの暗号鍵に対
応した符号パターンを内蔵した変換器を必要としないＨ
１ｆｊ号化方式を提供することを目的とする。
点を解決し、簡易な構成で実現でき、多くの暗号鍵に対
応した符号パターンを内蔵した変換器を必要としないＨ
１ｆｊ号化方式を提供することを目的とする。
（問題点を解決するための手段）
本発明は前記従来技術の問題点を解′決するため、暗号
化方式を、直近の暗号化情報をにビット記憶する第１の
シフトレジスタと、暗号化鍵をにビット記憶する第１の
レジスタと、ｋビットよりなる第１のシフトレジスタの
内容と、ｋビットよりなる第１のレジスタの内容とをビ
ット毎に２を法として加算する第１の加算手段と、ｋビ
ットよりなる第１の加算手段の出力をｍ×ｎビットに拡
大する第１の拡大手段と、ｍ×ｎビットよりなる第１の
拡大手段の出力を記憶する第２のレジスタと、第２のレ
ジスタの内容をｎビット毎に分割し、順次第１の符号変
換手段に入力するように制御を行な、う第１の制御手段
と、ｎビット入力を１ビット出力に変換する第１の符号
変換手段と、第１の符号変換手段の１ビット出力と、第
３のレジスタの内容とを２を法として加算する第２の加
算手段と、第２の加算手段の出力を記憶する第３のレジ
スタと、第２の加算手段の出力を記憶する第４のレジス
タと、入力端子より入力された平文情報を記憶する第５
のレジスタと、第４のレジスタの内容と、第５のレジス
タの内容とを２を法として加算し、暗号化情報をえる第
３の加算手段と、第３の加算手段の結果を記憶する第６
のレジスタと、第６のレジスタの内容を第１のシフトレ
ジスタに＄ｉ還する第１の帰還手段と、第６のレジスタ
の内容を暗号化情報として出力する第１の出力手段と、
各部の動作を制御する制御信号を生成する第１の制御信
号発生手段とを有する暗号化部と、直近の暗号化情報を
にビット記憶する第２のシフトレジスタと、ｎ３号復号
化鍵をにビット記憶する第７のレジスタと、ｋビットよ
りなる第２のシフトレジスタの内容と、ｋビットよりな
る第７のレジスタの内容とをビット毎に２を法として加
算する第４の加算手段と、ｋビットよりなる第４の加算
手段の出力をｍ×ｎビットに拡大する第２の拡大手段と
、ｍ×ｎビットよりなる第２の拡大手段の出力を記憶す
る第８のレジスタと、第８のレジスタの内容をｎビット
に分割し、順次第２の符号変換手段に入力するように制
御を行なう第２の制御手段と、ｎビット入力を１ビット
出力に変換する第２の符号変換手段と、第２の符号変換
手段の１ビット出力と、第９のレジスタの内容とを２を
法として加算する第５の加算手段と、第５の加算手段の
出力を記憶する第９のレジスタと、第５の加算手段の出
力を記憶する第１Ｏのレジスタと、入力端子より入力さ
れた暗号化情報を記憶する第１１のレジスタと、第１０
のレジスタの内容と第１１のレジスタの内容とを２を法
として加算し、暗号復号化情報をえる第６の加算手段と
、第６の加算手段の出力を記憶する第１２のレジスタと
、第１１のレジスタの内容を第２のシフトレジスタに帰
還する第２の帰還手段と、第１２のレジスタの内容を暗
号復号化情報として出力する第２の出力手段と、各部の
動作を制御する制御信号を生成する第２の制御信号発生
手段とを有する暗号復号化鍵とから構成したものである
。
化方式を、直近の暗号化情報をにビット記憶する第１の
シフトレジスタと、暗号化鍵をにビット記憶する第１の
レジスタと、ｋビットよりなる第１のシフトレジスタの
内容と、ｋビットよりなる第１のレジスタの内容とをビ
ット毎に２を法として加算する第１の加算手段と、ｋビ
ットよりなる第１の加算手段の出力をｍ×ｎビットに拡
大する第１の拡大手段と、ｍ×ｎビットよりなる第１の
拡大手段の出力を記憶する第２のレジスタと、第２のレ
ジスタの内容をｎビット毎に分割し、順次第１の符号変
換手段に入力するように制御を行な、う第１の制御手段
と、ｎビット入力を１ビット出力に変換する第１の符号
変換手段と、第１の符号変換手段の１ビット出力と、第
３のレジスタの内容とを２を法として加算する第２の加
算手段と、第２の加算手段の出力を記憶する第３のレジ
スタと、第２の加算手段の出力を記憶する第４のレジス
タと、入力端子より入力された平文情報を記憶する第５
のレジスタと、第４のレジスタの内容と、第５のレジス
タの内容とを２を法として加算し、暗号化情報をえる第
３の加算手段と、第３の加算手段の結果を記憶する第６
のレジスタと、第６のレジスタの内容を第１のシフトレ
ジスタに＄ｉ還する第１の帰還手段と、第６のレジスタ
の内容を暗号化情報として出力する第１の出力手段と、
各部の動作を制御する制御信号を生成する第１の制御信
号発生手段とを有する暗号化部と、直近の暗号化情報を
にビット記憶する第２のシフトレジスタと、ｎ３号復号
化鍵をにビット記憶する第７のレジスタと、ｋビットよ
りなる第２のシフトレジスタの内容と、ｋビットよりな
る第７のレジスタの内容とをビット毎に２を法として加
算する第４の加算手段と、ｋビットよりなる第４の加算
手段の出力をｍ×ｎビットに拡大する第２の拡大手段と
、ｍ×ｎビットよりなる第２の拡大手段の出力を記憶す
る第８のレジスタと、第８のレジスタの内容をｎビット
に分割し、順次第２の符号変換手段に入力するように制
御を行なう第２の制御手段と、ｎビット入力を１ビット
出力に変換する第２の符号変換手段と、第２の符号変換
手段の１ビット出力と、第９のレジスタの内容とを２を
法として加算する第５の加算手段と、第５の加算手段の
出力を記憶する第９のレジスタと、第５の加算手段の出
力を記憶する第１Ｏのレジスタと、入力端子より入力さ
れた暗号化情報を記憶する第１１のレジスタと、第１０
のレジスタの内容と第１１のレジスタの内容とを２を法
として加算し、暗号復号化情報をえる第６の加算手段と
、第６の加算手段の出力を記憶する第１２のレジスタと
、第１１のレジスタの内容を第２のシフトレジスタに帰
還する第２の帰還手段と、第１２のレジスタの内容を暗
号復号化情報として出力する第２の出力手段と、各部の
動作を制御する制御信号を生成する第２の制御信号発生
手段とを有する暗号復号化鍵とから構成したものである
。
（作用）
本発明では第１及び第２の符号変換手段の前段に設けら
れた加算手段により、シフトレジスタの内容を暗号化鍵
／暗号復号化鍵の内容が加算されるので、鍵数にかから
れず符号変換手段のパターンが１つですむようになる。
れた加算手段により、シフトレジスタの内容を暗号化鍵
／暗号復号化鍵の内容が加算されるので、鍵数にかから
れず符号変換手段のパターンが１つですむようになる。
また第１及び第２の制御手段がｍ×ｎビットよりなるデ
ータをｎビットずつ分割して符号変換手段に入力させる
ので、符号変換手段のパターン数が２１ですむようにな
る。したがって前記従来技術の問題点が解決される。
ータをｎビットずつ分割して符号変換手段に入力させる
ので、符号変換手段のパターン数が２１ですむようにな
る。したがって前記従来技術の問題点が解決される。
（実施例）
以下本発明の実施例を詳細に説明する。
第１図は本発明の一実施例の構成を示すブロック図であ
る。第１図の左側部分は暗号化部で、平文情報を入力す
るための入力端子１０１と、入力端子１０１から入力さ
れた平文情報を記憶する記憶手段＋０２と、記憶手段１
０２に記憶されている平文情報１ビットと記憶手段１１
５に記憶されている２を法とする加算手段１１３の出力
１ビットとを２を法として加算する加算手段１０３と、
加算手段１０３の出力を記憶する記憶手段１０４と、記
憶手段１０４に記憶された加算手段１０３の出力をシフ
トレジスタ＋０６へ帰還する帰還手段１０５と、長さに
ビットのシフトレジスタ１０６と、ｋビットからなる暗
号鍵を記憶する記憶手段１０７と、シフトレジスタ１０
６と記憶手段１０７の内容をビット毎に２を法として加
算する加算手段１０８と、ｋビットからなる２を法とす
る加算手段１０８の出力をｍ×ｎビットに拡散する拡散
手段１０９と、拡散手段１０９の出力を記憶する記憶手
段＋１０と、記憶手段１１０の内容をｎビット毎に符号
変換手段１１２に入力するように制御する制御手段１１
１と、入力されたｎビットを１ビットに変換する符号変
換手段１１２と、符号変換手段＋１２の出力と記憶手段
１１４の出力とを２を法として加算する加算手段１１３
と、加算手段１１３の出力を１ビット記憶する記憶手段
１１４と、加算手段１１３の出力を１ビット記憶する記
憶手段１１５と、記憶手段１０４の内容を暗号化情報と
して出力するための出力端子１１Ｂと、図示はしていな
いがマスタクロツタと伝送りロックから、記憶手段１１
０の内容がｎビット毎に順に符号変換手段１１２に入力
されるように制御する信号、記憶手段１１４のリセット
信号、記憶手段■４の書込み信号、記憶手段１１５の書
込み信号、記憶手段１０４の書込み信号等を生成する制
御信号発生手段とから構成される。なお、１１７は伝送
路である。
る。第１図の左側部分は暗号化部で、平文情報を入力す
るための入力端子１０１と、入力端子１０１から入力さ
れた平文情報を記憶する記憶手段＋０２と、記憶手段１
０２に記憶されている平文情報１ビットと記憶手段１１
５に記憶されている２を法とする加算手段１１３の出力
１ビットとを２を法として加算する加算手段１０３と、
加算手段１０３の出力を記憶する記憶手段１０４と、記
憶手段１０４に記憶された加算手段１０３の出力をシフ
トレジスタ＋０６へ帰還する帰還手段１０５と、長さに
ビットのシフトレジスタ１０６と、ｋビットからなる暗
号鍵を記憶する記憶手段１０７と、シフトレジスタ１０
６と記憶手段１０７の内容をビット毎に２を法として加
算する加算手段１０８と、ｋビットからなる２を法とす
る加算手段１０８の出力をｍ×ｎビットに拡散する拡散
手段１０９と、拡散手段１０９の出力を記憶する記憶手
段＋１０と、記憶手段１１０の内容をｎビット毎に符号
変換手段１１２に入力するように制御する制御手段１１
１と、入力されたｎビットを１ビットに変換する符号変
換手段１１２と、符号変換手段＋１２の出力と記憶手段
１１４の出力とを２を法として加算する加算手段１１３
と、加算手段１１３の出力を１ビット記憶する記憶手段
１１４と、加算手段１１３の出力を１ビット記憶する記
憶手段１１５と、記憶手段１０４の内容を暗号化情報と
して出力するための出力端子１１Ｂと、図示はしていな
いがマスタクロツタと伝送りロックから、記憶手段１１
０の内容がｎビット毎に順に符号変換手段１１２に入力
されるように制御する信号、記憶手段１１４のリセット
信号、記憶手段■４の書込み信号、記憶手段１１５の書
込み信号、記憶手段１０４の書込み信号等を生成する制
御信号発生手段とから構成される。なお、１１７は伝送
路である。
一方、第１図の右側部分は暗号復号化鍵で、暗号化部か
ら暗号化情報を入力する入力端子１１８と、入力端子１
１８から入力された暗号化情報を記憶する記憶手段１１
９と、記憶手段１１９に記憶された暗号情報１ビットと
記憶手段１３１に記憶されている加算１段１２９の出力
を２を法として加算する加算ト段１２０と、暗号情報を
シフトレジスタ１２２に＄！還する帰還手段１２１と、
長さにビットのシフトレジスタ１２２と、ｋビットから
なる暗号復号鍵を記憶する記憶手段１２３と、シフトレ
ジスタ１２２と記憶手段１２３の内容をビット毎に２を
法として加算する加算手段１２４と、ｋビットからなる
加算手段１２４の出力をｍ×ｎビットに拡散する拡散手
段１２５と、拡散手段１２５の出力を記憶する記憶手段
１２６と、記憶手段１２６の内容をｎビット毎に符号変
換手段１２８に入力するように制御する制御手段１２７
と、制御手段１２７の出力ｎビットを１ビットに変換す
る符号変換手段１２８と、符号変換手段１２８の出力と
記憶手段１３０の出力とを２を法として加算する加算手
段１２９と、加算手段１２９の出力を１ビット記憶する
記憶手段１３０と、加算手段１２９の出力を１ビット記
憶する記憶手段１３１と、加算手段１２０の出力を記憶
する記憶手段１３２と、記憶手段１３２の内容を暗号復
号化情報として出力する出力端子１３３と、図示はして
いないがマスタクロツタと伝送りロックから、記憶手段
１２６の内容がｎビット毎に順に符号変換手段１２８に
入力されるように制御する信号、記憶手段１３０のリセ
ット信号、記憶手段１３０の書込み信号、記憶手段１３
１の書込み信号、記憶手段１３２の書込み信号等を生成
する制御信号発生手段とから構成される。
ら暗号化情報を入力する入力端子１１８と、入力端子１
１８から入力された暗号化情報を記憶する記憶手段１１
９と、記憶手段１１９に記憶された暗号情報１ビットと
記憶手段１３１に記憶されている加算１段１２９の出力
を２を法として加算する加算ト段１２０と、暗号情報を
シフトレジスタ１２２に＄！還する帰還手段１２１と、
長さにビットのシフトレジスタ１２２と、ｋビットから
なる暗号復号鍵を記憶する記憶手段１２３と、シフトレ
ジスタ１２２と記憶手段１２３の内容をビット毎に２を
法として加算する加算手段１２４と、ｋビットからなる
加算手段１２４の出力をｍ×ｎビットに拡散する拡散手
段１２５と、拡散手段１２５の出力を記憶する記憶手段
１２６と、記憶手段１２６の内容をｎビット毎に符号変
換手段１２８に入力するように制御する制御手段１２７
と、制御手段１２７の出力ｎビットを１ビットに変換す
る符号変換手段１２８と、符号変換手段１２８の出力と
記憶手段１３０の出力とを２を法として加算する加算手
段１２９と、加算手段１２９の出力を１ビット記憶する
記憶手段１３０と、加算手段１２９の出力を１ビット記
憶する記憶手段１３１と、加算手段１２０の出力を記憶
する記憶手段１３２と、記憶手段１３２の内容を暗号復
号化情報として出力する出力端子１３３と、図示はして
いないがマスタクロツタと伝送りロックから、記憶手段
１２６の内容がｎビット毎に順に符号変換手段１２８に
入力されるように制御する信号、記憶手段１３０のリセ
ット信号、記憶手段１３０の書込み信号、記憶手段１３
１の書込み信号、記憶手段１３２の書込み信号等を生成
する制御信号発生手段とから構成される。
ただし、ｋ、ｍ、ｎはそれぞれｍ×ｎ≧ｋを満たす任意
の整数である。
の整数である。
第２図は本実施例が適用される装置の周辺環境を示すブ
ロック図、第３図、第４図はそれぞれ本発明の第１の実
施例における暗号化部及び暗号復号化鍵の回路図である
。なお、説明の都合上、第３図及び第４図は、ｋ＝３２
．ｍ＝８．ｎ＝８の場合を示しているが、当然本発明は
これに限定されるものではない。第２図における暗号化
部２０２及び暗号復号化鍵２０６がそれぞれ第３図及び
第４図の各回路に対応する。
ロック図、第３図、第４図はそれぞれ本発明の第１の実
施例における暗号化部及び暗号復号化鍵の回路図である
。なお、説明の都合上、第３図及び第４図は、ｋ＝３２
．ｍ＝８．ｎ＝８の場合を示しているが、当然本発明は
これに限定されるものではない。第２図における暗号化
部２０２及び暗号復号化鍵２０６がそれぞれ第３図及び
第４図の各回路に対応する。
第２図において、データ生成部２０１から発生されたデ
ータ信号とそのデータ信号の読み取りタイミンクを示す
タイミング信号が暗号化部２０２に送出される。暗号化
部２０２においてデータは暗号化され、またタイミング
信号はそのまま送信部２０３に送出される。送信部２０
３ではデータを伝送路２０４に適した信号に変換し伝送
路２０４を介して送４ｔ’ｓする。受信部２０５は伝送
路２０４より受信した信号からデータ信号とタイミング
信号を抽出し、暗号復号化鍵２０６に送出する。暗号復
号化鍵２０６はデータを暗号復号変換し、データ受理部
２０７に送出する。従来から暗号化を施さない通常のデ
ータ伝送を行なう場合でも、少なくとも伝送データをの
せるデータ信号線と伝送データのタイミングをとるため
のタイミング信号線が必要である。本発明の実施例にお
いて外部から供給される信号はこのデータ信号とタイミ
ング信号の２つのみであり、その他の特別な信号は必要
としない。
ータ信号とそのデータ信号の読み取りタイミンクを示す
タイミング信号が暗号化部２０２に送出される。暗号化
部２０２においてデータは暗号化され、またタイミング
信号はそのまま送信部２０３に送出される。送信部２０
３ではデータを伝送路２０４に適した信号に変換し伝送
路２０４を介して送４ｔ’ｓする。受信部２０５は伝送
路２０４より受信した信号からデータ信号とタイミング
信号を抽出し、暗号復号化鍵２０６に送出する。暗号復
号化鍵２０６はデータを暗号復号変換し、データ受理部
２０７に送出する。従来から暗号化を施さない通常のデ
ータ伝送を行なう場合でも、少なくとも伝送データをの
せるデータ信号線と伝送データのタイミングをとるため
のタイミング信号線が必要である。本発明の実施例にお
いて外部から供給される信号はこのデータ信号とタイミ
ング信号の２つのみであり、その他の特別な信号は必要
としない。
次に、第３図に基づいて暗号化回路を詳細に説明する。
第５図にデータ信号と制御信号のタイミングを示す。
入力データの読み取りタイミングを示すタイミング信号
Ｔｃ以外の制御信号Ｓｃ、ＤＲ，Ｗｃ、 ５ＥＬＩ〜８
゜ＤＣ９ＬＣはタイミング信号Ｔｃをトリガとして、内
部クロックＣＬＫを用いて、第５図に示すタイミングで
発生するように組まれた論理回路よりなる制御部（図示
せず）で発生される。まず、タイミング信号Ｔｃの立ち
下がりをトリガとして発生した制御信号Ｓｃにより４つ
のシフトレジスタ３０６−１〜４の内容は１ビットづつ
右ヘシフトされる。また同時にフリップフロップ８０４
に保持されていたデータが、シフトレジスタ３０６−１
にシフトインされる。
Ｔｃ以外の制御信号Ｓｃ、ＤＲ，Ｗｃ、 ５ＥＬＩ〜８
゜ＤＣ９ＬＣはタイミング信号Ｔｃをトリガとして、内
部クロックＣＬＫを用いて、第５図に示すタイミングで
発生するように組まれた論理回路よりなる制御部（図示
せず）で発生される。まず、タイミング信号Ｔｃの立ち
下がりをトリガとして発生した制御信号Ｓｃにより４つ
のシフトレジスタ３０６−１〜４の内容は１ビットづつ
右ヘシフトされる。また同時にフリップフロップ８０４
に保持されていたデータが、シフトレジスタ３０６−１
にシフトインされる。
制御信号Ｓｃと同じタイミングで制御信号ＤＲが発生さ
れ、フリップフロップ３１２の内容がリセットされる。
れ、フリップフロップ３１２の内容がリセットされる。
４つの８ビットメモリ回路３０７−１〜４は暗号鍵を記
憶しており、暗号鍵レジスタとよばれる。この暗号鍵は
あらかじめ外部から設定されている。シフトレジスタ：
１０６ （３０６−１〜４）とメモリ回路３０７ （３
０７−１〜４）のデータは２を法とする加算器：１０８
（３０８−１〜４）により加算され、その結果は書込
み制御信号Ｗｃのタイミングでメモリ回路３０９ （３
０９−１〜８）に書込まれる。加算器３０８からメモリ
回路３０９への配線は、加算結果のそれぞれのビットが
８個のメモリ回路３０９のうち２個につながるように接
続されている。メモリ回路３０９の出力は３ステートで
あり該当する制御信号ＳＥＬ （ＳＥＬＩ〜８）がハイ
レベルになった時、そのメモリ回路の信号が符号変換部
３１０に入力される。第５図に示すように、まずはじめ
に制御信号ＳＥ１．ｌがハイレベルになりメモリ回路３
０９−１の内容が符号変換部３１０に入力される。この
符号変換部３１０はＲＯＭあるいはランダムロジックで
構成されており、入力８ビットのとりつる状態２’−２
５６通りに対してｌあるいは０の値を一意に出力するよ
うに構成されている。符号変換部３１０の真理値表の例
を第６図に示す。符号変換部３１Ｏの出力はフリップフ
ロップ３１２の内容がリセットされているので２を法と
する加算器３１１を通ってフリップフロップ３１２に制
御信号Ｏｃのタイミングで保持される。
憶しており、暗号鍵レジスタとよばれる。この暗号鍵は
あらかじめ外部から設定されている。シフトレジスタ：
１０６ （３０６−１〜４）とメモリ回路３０７ （３
０７−１〜４）のデータは２を法とする加算器：１０８
（３０８−１〜４）により加算され、その結果は書込
み制御信号Ｗｃのタイミングでメモリ回路３０９ （３
０９−１〜８）に書込まれる。加算器３０８からメモリ
回路３０９への配線は、加算結果のそれぞれのビットが
８個のメモリ回路３０９のうち２個につながるように接
続されている。メモリ回路３０９の出力は３ステートで
あり該当する制御信号ＳＥＬ （ＳＥＬＩ〜８）がハイ
レベルになった時、そのメモリ回路の信号が符号変換部
３１０に入力される。第５図に示すように、まずはじめ
に制御信号ＳＥ１．ｌがハイレベルになりメモリ回路３
０９−１の内容が符号変換部３１０に入力される。この
符号変換部３１０はＲＯＭあるいはランダムロジックで
構成されており、入力８ビットのとりつる状態２’−２
５６通りに対してｌあるいは０の値を一意に出力するよ
うに構成されている。符号変換部３１０の真理値表の例
を第６図に示す。符号変換部３１Ｏの出力はフリップフ
ロップ３１２の内容がリセットされているので２を法と
する加算器３１１を通ってフリップフロップ３１２に制
御信号Ｏｃのタイミングで保持される。
次に制御信号５ＥＬ２がハイレベルになり、メモリ回路
３０９−２の内容が符号変換部３１０に入力される。符
号変換部３１０の出力は、フリップフロップ３１２の出
力と加算器３１１において２を法として加算され、フリ
ップフロップ３１２に制御信号ＤＣのタイミングで保持
される。以下同一の手順が、制御信号５ＥＬ３〜７につ
いておこなわれる。
３０９−２の内容が符号変換部３１０に入力される。符
号変換部３１０の出力は、フリップフロップ３１２の出
力と加算器３１１において２を法として加算され、フリ
ップフロップ３１２に制御信号ＤＣのタイミングで保持
される。以下同一の手順が、制御信号５ＥＬ３〜７につ
いておこなわれる。
次に制御信号５ＨＬ８がハイレベルになり、メモリ回路
３０９−８の内容が符号変換部３１Ｏに入力される。符
号変換部３１０の出力はフリップフロップ３１２の出力
と加算器３１１において加算され、フリップフロップ３
１３に制御信号Ｌｃのタイミングで保持される。
３０９−８の内容が符号変換部３１Ｏに入力される。符
号変換部３１０の出力はフリップフロップ３１２の出力
と加算器３１１において加算され、フリップフロップ３
１３に制御信号Ｌｃのタイミングで保持される。
一方、入力端子３０１から入力される平文データはタイ
ミング信号Ｔｃの立ち上がりでフリップフロップ３０２
に保持される。
ミング信号Ｔｃの立ち上がりでフリップフロップ３０２
に保持される。
フリップフロップ３１３の出力とフリップフロップ３０
２の出力は、加算器３０３において加算され、タイミン
グ信号Ｔｃの立ち下がりでフリップフロップ３０４に保
持される。保持されたフリップフロップ３０４の出力が
出力端子３０５より暗号文として出力される。
２の出力は、加算器３０３において加算され、タイミン
グ信号Ｔｃの立ち下がりでフリップフロップ３０４に保
持される。保持されたフリップフロップ３０４の出力が
出力端子３０５より暗号文として出力される。
次に、第４図に基づき暗号復号化回路について説明する
。
。
同図において、４０１は入力端子、４０２はフリップフ
ロップ、４０３は加算器、４０４はフリップフロップ、
４０５は出力端ｆ、 ４０６−１〜４はシフトレジスタ
、４０７−１〜４はメモリ回路、４０８−１〜４は加算
器、４０９−１〜８はメモリ回路、４１０は符号変換部
、４１１は加算器、４１２はフリップフロップ、４！３
はフリップフロップである。この暗号復号化回路の動作
は、１１１ｆ号化回路の動作と入力端子より入力される
情報が暗号文であること、出力端子より出力される情報
が暗号復号文であること及びシフトレジスタへ帰還する
データはフリップフロップ４０４の出力ではなくフリッ
プフロップ４０２の出力であることを除いて同じである
。
ロップ、４０３は加算器、４０４はフリップフロップ、
４０５は出力端ｆ、 ４０６−１〜４はシフトレジスタ
、４０７−１〜４はメモリ回路、４０８−１〜４は加算
器、４０９−１〜８はメモリ回路、４１０は符号変換部
、４１１は加算器、４１２はフリップフロップ、４！３
はフリップフロップである。この暗号復号化回路の動作
は、１１１ｆ号化回路の動作と入力端子より入力される
情報が暗号文であること、出力端子より出力される情報
が暗号復号文であること及びシフトレジスタへ帰還する
データはフリップフロップ４０４の出力ではなくフリッ
プフロップ４０２の出力であることを除いて同じである
。
本実施例では、時刻ｔにおける平文をＰＬ、暗号鍵及び
暗号復号鍵をそれぞれ（ＣＩ＋’！２＋・・・・・・・
・Ｃ３□）及び（ｄｔ、ｄ２．・・・・・・・・・ｄ３
□）、符号変換手段＋１２．１２８の変換関数をＦとし
たとき暗号文Ｃｔ及び暗号復号文Ｐ′、は次のようにか
ける。
暗号復号鍵をそれぞれ（ＣＩ＋’！２＋・・・・・・・
・Ｃ３□）及び（ｄｔ、ｄ２．・・・・・・・・・ｄ３
□）、符号変換手段＋１２．１２８の変換関数をＦとし
たとき暗号文Ｃｔ及び暗号復号文Ｐ′、は次のようにか
ける。
Ｃｔ＝Ｉ）、 ’
ＧＩＦ （ｅｚａ（：ｔ−２９，ｅ３ｏ％ｔ−３ｏ＋ｅ
３＋■Ｃｊ−３１＋０３２■Ｃｔ−３２＋ｅｌ■Ｃｔ−
１ｎ ””６４％ｔ−Ｊ（３１Ｆ（ｅ＋ｅｃｔ−ｔ、ｅ
２＄ｃＬ−２，ｅ３■Ｃｔ −３＋ ０４Ｇ（：ｔ−４
＋ｅＪＣｔ−５ｓ”ｅｇｔ−ａ）ｅＦ（ｅｓＯｃｔ−ｔ
、ｅａｅｃｔ−ｅ＋ｅ７■Ｃｔ−７＋８８＠Ｃｔ−ａ＋
ｅａｃｔ−９ｏ””ｅ＋□■Ｃｔ−１２）ＯＦ （ｅ９
■ＣＬ−９＋ｅｌＯ■ＣＬ−１０＋ｅｌ ＋ｅＧｔ−＋
ｌ ＋ｅ１２ｅＣｔ −１２＊ （！ ｌ ａＣｔ
−１３＋ ”” ｅ Ｉ ６■Ｃｔ−１＃ｉ）ＯＦ（ｅ
＋ａｃｔ−＋３＊ｅ＋４０ＣＬ −１４＋ ＣＩ ６Φ
Ｃｔ−１６＋ｅ１６（ＥＣｔ−＋６＋ｅ＋ａ（：ｔ−＋
７＋””ｅｚａ（：ｔ−２ｏ）ＯＦ （ｅ＋５ｔ−＋７
＋ｅ＋ｎ■Ｃｔ −１８＋ ＣＩ ’Ｅ：）’Ｊ ｔ
−１９＋ ８２０（）Ｃｔ−２ｏ、ｅ２＋■Ｃｔ−２１
＋””ｅｚａ（：ｔ−２４）ＯＦ （ｅ２ ＋ｅＣｔ−
２＋ ＋ｅ２２■Ｃｔ−２２＋８２＄ｔ−２３＋６２４
（Ｅｔ−２４，８２ａ（：ｔ−２ｓ＋””ｅ２ａ■Ｃｔ
−ｚａ）ｅＦ （ｅ２ｓＯｃｔ−ｚｓ、ｅ２ａｃｔ−２
ｇ、ｅｚａ（：ｔ−２ｙ＋６２ｇ■Ｃｔ −２８＋ ０
２ ａＣｔ −２９＋ ”” ｅ３ ＣＣｔ −３２）
ｐ’、＝ｃｔ ＯＦ （ｄ２ａｃｔ−２９，ｄ３ｏｅ（：ｔ−３ｏ、ｄ
３＄（：ｔ−＋ ｔ 、ｄ３２■ＣＩ −３２＋ ｄ
ｌ■Ｃｔ−＋、”’ｄｄχｔ−４）Ｌ３Ｆ（ｄｉ＠（：
を−書・ｄβＣｔ−２・ｄ３α（−３・ｄ４■Ｃｔ−４
，ｄ５（Ｅ）（：ｔ−ｓ、 ＝ｄａ■Ｇｔ−ａ）Ｑ＋Ｆ
（ｄ鵡Ｃｔ−、、ｄδＣＬ−６＋ｄ７ΦＣｔ−７，ｄＡ
ΦＣＬ−８＋’＄Ｌ−９＋””ｄｌβＧ、−１２）ＯＦ
（ｄ９■Ｇｔ−ｔ＋＋Ｊｃｔ−＋ｏ＋ｄ＋ ｔ■ｃｔ−
＋ ｌ 、ｄ＋２＠Ｃｔ−＋２．（Ｌ：＋■ＣＬ−１３
＋・” ｄ ｌ ６σ；ｔ−＋ｓ）ＯＦ （ｄ １３α
ｔ −１３１ｄ １８ ｔ −＋ ４１ ｄ ＋ ｄｃ
ｔ −ｒ ｓ ＊ ｄ Ｉ Ｂ■Ｃｔ−＋６．ｄ＋ａ
Ｃｔ−＋７．・軸ｄ２ｏＯｃｔ−２ｏ）ＯＦ（ｄ＋７０
ＣＬ−１７＋’１（１■Ｃｔ −Ｉ ｎ ＋ ｄ Ｉ
９ｆ ｔ −１９＊ ｄ ２゜αｔ−２０＋ｄ２１（Ｅ
Ｘ：ｔ−２１Ｓ” ’２４（ＥＣｔ−２４）ＯＦ （ｄ
２ ＋（Ｅ）Ｃｔ−２ｒ ＋ｄＪｔ−ｚ２＋ｄ２ａＣｔ
−ｚ３１ｄ２４Ｏｃｔ−ｚ４＋ｄ２５Φ（：Ｌ−２５＋
”’ｄ２石ら−２８）（ＤＦ （ｄ２ａｃｔ−２５，ｄ
ｚｃｃ）ＣＬ−２６、ｄ２ａＣｔ−ｚ ７ 、 ｄ２ａ
αｔ−ｚａ＋Ｊｔ−２９ｓ”ｄ３□Φ；ｔ−３２）次に
本発明の第２の実施例について説明する。
３＋■Ｃｊ−３１＋０３２■Ｃｔ−３２＋ｅｌ■Ｃｔ−
１ｎ ””６４％ｔ−Ｊ（３１Ｆ（ｅ＋ｅｃｔ−ｔ、ｅ
２＄ｃＬ−２，ｅ３■Ｃｔ −３＋ ０４Ｇ（：ｔ−４
＋ｅＪＣｔ−５ｓ”ｅｇｔ−ａ）ｅＦ（ｅｓＯｃｔ−ｔ
、ｅａｅｃｔ−ｅ＋ｅ７■Ｃｔ−７＋８８＠Ｃｔ−ａ＋
ｅａｃｔ−９ｏ””ｅ＋□■Ｃｔ−１２）ＯＦ （ｅ９
■ＣＬ−９＋ｅｌＯ■ＣＬ−１０＋ｅｌ ＋ｅＧｔ−＋
ｌ ＋ｅ１２ｅＣｔ −１２＊ （！ ｌ ａＣｔ
−１３＋ ”” ｅ Ｉ ６■Ｃｔ−１＃ｉ）ＯＦ（ｅ
＋ａｃｔ−＋３＊ｅ＋４０ＣＬ −１４＋ ＣＩ ６Φ
Ｃｔ−１６＋ｅ１６（ＥＣｔ−＋６＋ｅ＋ａ（：ｔ−＋
７＋””ｅｚａ（：ｔ−２ｏ）ＯＦ （ｅ＋５ｔ−＋７
＋ｅ＋ｎ■Ｃｔ −１８＋ ＣＩ ’Ｅ：）’Ｊ ｔ
−１９＋ ８２０（）Ｃｔ−２ｏ、ｅ２＋■Ｃｔ−２１
＋””ｅｚａ（：ｔ−２４）ＯＦ （ｅ２ ＋ｅＣｔ−
２＋ ＋ｅ２２■Ｃｔ−２２＋８２＄ｔ−２３＋６２４
（Ｅｔ−２４，８２ａ（：ｔ−２ｓ＋””ｅ２ａ■Ｃｔ
−ｚａ）ｅＦ （ｅ２ｓＯｃｔ−ｚｓ、ｅ２ａｃｔ−２
ｇ、ｅｚａ（：ｔ−２ｙ＋６２ｇ■Ｃｔ −２８＋ ０
２ ａＣｔ −２９＋ ”” ｅ３ ＣＣｔ −３２）
ｐ’、＝ｃｔ ＯＦ （ｄ２ａｃｔ−２９，ｄ３ｏｅ（：ｔ−３ｏ、ｄ
３＄（：ｔ−＋ ｔ 、ｄ３２■ＣＩ −３２＋ ｄ
ｌ■Ｃｔ−＋、”’ｄｄχｔ−４）Ｌ３Ｆ（ｄｉ＠（：
を−書・ｄβＣｔ−２・ｄ３α（−３・ｄ４■Ｃｔ−４
，ｄ５（Ｅ）（：ｔ−ｓ、 ＝ｄａ■Ｇｔ−ａ）Ｑ＋Ｆ
（ｄ鵡Ｃｔ−、、ｄδＣＬ−６＋ｄ７ΦＣｔ−７，ｄＡ
ΦＣＬ−８＋’＄Ｌ−９＋””ｄｌβＧ、−１２）ＯＦ
（ｄ９■Ｇｔ−ｔ＋＋Ｊｃｔ−＋ｏ＋ｄ＋ ｔ■ｃｔ−
＋ ｌ 、ｄ＋２＠Ｃｔ−＋２．（Ｌ：＋■ＣＬ−１３
＋・” ｄ ｌ ６σ；ｔ−＋ｓ）ＯＦ （ｄ １３α
ｔ −１３１ｄ １８ ｔ −＋ ４１ ｄ ＋ ｄｃ
ｔ −ｒ ｓ ＊ ｄ Ｉ Ｂ■Ｃｔ−＋６．ｄ＋ａ
Ｃｔ−＋７．・軸ｄ２ｏＯｃｔ−２ｏ）ＯＦ（ｄ＋７０
ＣＬ−１７＋’１（１■Ｃｔ −Ｉ ｎ ＋ ｄ Ｉ
９ｆ ｔ −１９＊ ｄ ２゜αｔ−２０＋ｄ２１（Ｅ
Ｘ：ｔ−２１Ｓ” ’２４（ＥＣｔ−２４）ＯＦ （ｄ
２ ＋（Ｅ）Ｃｔ−２ｒ ＋ｄＪｔ−ｚ２＋ｄ２ａＣｔ
−ｚ３１ｄ２４Ｏｃｔ−ｚ４＋ｄ２５Φ（：Ｌ−２５＋
”’ｄ２石ら−２８）（ＤＦ （ｄ２ａｃｔ−２５，ｄ
ｚｃｃ）ＣＬ−２６、ｄ２ａＣｔ−ｚ ７ 、 ｄ２ａ
αｔ−ｚａ＋Ｊｔ−２９ｓ”ｄ３□Φ；ｔ−３２）次に
本発明の第２の実施例について説明する。
図中７０１は暗号化部の平文情報の入力端子、７０２は
フリップフロップ、８０１は暗号復号化鍵の暗号化情報
入力端子、８０２はフリップフロップ、７０３゜８０３
は加算器、７０４．８０４はフリップフロップ、７０５
．８０５は出力端子、７０６−１〜４，８０６−１〜４
．はシフトレジスタ、７０７−１〜４はメモリ回路、７
０８−１〜４は加算器、７０９−１〜８はメモリ回路、
７１０は符号変換器、７１１は加算器、７１２はフリッ
プフロップ、７１３，８１３はフリップフロップ、７５
１，７５２゜７５３．７５４−１〜４は切りかえ回路で
ある。また、第３図及び第４図と同様な信号には記号に
ダッシュを付して示しである。第２の実施例は実質的に
第１の実施例の暗号化回路及び暗号化復号回路の内のシ
フトレジスタ以外の部分を共有し、時分割的に利用する
ものである。平文情報は端子７０１から入力され、暗号
化されて端子７０５へ出力される。
フリップフロップ、８０１は暗号復号化鍵の暗号化情報
入力端子、８０２はフリップフロップ、７０３゜８０３
は加算器、７０４．８０４はフリップフロップ、７０５
．８０５は出力端子、７０６−１〜４，８０６−１〜４
．はシフトレジスタ、７０７−１〜４はメモリ回路、７
０８−１〜４は加算器、７０９−１〜８はメモリ回路、
７１０は符号変換器、７１１は加算器、７１２はフリッ
プフロップ、７１３，８１３はフリップフロップ、７５
１，７５２゜７５３．７５４−１〜４は切りかえ回路で
ある。また、第３図及び第４図と同様な信号には記号に
ダッシュを付して示しである。第２の実施例は実質的に
第１の実施例の暗号化回路及び暗号化復号回路の内のシ
フトレジスタ以外の部分を共有し、時分割的に利用する
ものである。平文情報は端子７０１から入力され、暗号
化されて端子７０５へ出力される。
受信した暗号化情報は端子ａＯｔから入力され端子８０
５から出力される。各データと制御信号のタイミングを
第８図に示す。暗号／暗号復号の切りかえは制御信号Ｅ
／Ｄを用いておこなう。その他の動作は第１の実施例と
同じであるので説明を省略する。
５から出力される。各データと制御信号のタイミングを
第８図に示す。暗号／暗号復号の切りかえは制御信号Ｅ
／Ｄを用いておこなう。その他の動作は第１の実施例と
同じであるので説明を省略する。
（発明の効果）
以ト詳細に説明したように、本発明によれば符号変換手
段入力の前段にシフトレジスタの内容と暗号鍵あるいは
暗号復号鍵の記憶手段の内容を加算する加算手段をもう
けたので、鍵数にかかわらず符号変換り段のパターンは
１つでよい。またｍ×ｎビットよりなるデータをｎビッ
トづつに分割して符号変換り段の入力とする制御手段を
もうけたので、符号変換手段のパターン数は２°でよい
。このように、本発明は符号変換手段の回路規模の簡素
化あるいは１（０Ｍ容量の削減におおきく貢献する。例
えば符号変換手段をＲＯＭで構成する場合、ｍ＝１６．
ｎ ＝８． ｋ＝６４で暗号鍵が６４ビットの場合で
もＲＯＭ容量は２５６ビットでよい。
段入力の前段にシフトレジスタの内容と暗号鍵あるいは
暗号復号鍵の記憶手段の内容を加算する加算手段をもう
けたので、鍵数にかかわらず符号変換り段のパターンは
１つでよい。またｍ×ｎビットよりなるデータをｎビッ
トづつに分割して符号変換り段の入力とする制御手段を
もうけたので、符号変換手段のパターン数は２°でよい
。このように、本発明は符号変換手段の回路規模の簡素
化あるいは１（０Ｍ容量の削減におおきく貢献する。例
えば符号変換手段をＲＯＭで構成する場合、ｍ＝１６．
ｎ ＝８． ｋ＝６４で暗号鍵が６４ビットの場合で
もＲＯＭ容量は２５６ビットでよい。
さらに、本発明によれば６４ビットブロック暗号のよう
な複雑な分割処理や繰り返し処理ビット操作を行なわな
くても暗号／暗号復号鍵の微少な変化や平文情報の微少
な変化が暗号文情報や暗号復号文情報に大きく拡大され
る暗号化方式が実現できる。
な複雑な分割処理や繰り返し処理ビット操作を行なわな
くても暗号／暗号復号鍵の微少な変化や平文情報の微少
な変化が暗号文情報や暗号復号文情報に大きく拡大され
る暗号化方式が実現できる。
第１図は本発明の一実施例の構成を示すブロック図、第
２は本発明の実施例が適用される周辺構成を示すブロッ
ク図、第３図は暗号化回路の構成例を示す回路図、第４
図は暗号復号化回路の構成例を示す回路図、第５図はデ
ータ信号と制御信号のタイミングチャート、第６図は符
号変換部の真理値表の例を示す図、第７図は本発明の第
２の実施例の構成を示すブロック図、第８図はデータ信
号と制御信号のタイミングチャート、第９図は第２文献
に示された従来の暗号化方式の構成図、第１Ｏ図は第１
文献に示された従来の暗号化方式の構成図である。 １０１：１１８−・・入力端子、 １０：ｌ、１０８，１１３：１２０，１２４，１２９−
・加算手段、１０２．１０４，１０７，１１０，１１４
．１璽５：１１９．１２３，１２６，１３０゜１３１．
１３２．−記憶手段、１０５：１２１−帰還路、１０６
；１２２−・シフトレジスタ、 １０９；１２５−・・拡散手段、１１１：１２７−制御
手段、１１２：１２８−一符号変換手段、１１６：１３
３−出力端子。
２は本発明の実施例が適用される周辺構成を示すブロッ
ク図、第３図は暗号化回路の構成例を示す回路図、第４
図は暗号復号化回路の構成例を示す回路図、第５図はデ
ータ信号と制御信号のタイミングチャート、第６図は符
号変換部の真理値表の例を示す図、第７図は本発明の第
２の実施例の構成を示すブロック図、第８図はデータ信
号と制御信号のタイミングチャート、第９図は第２文献
に示された従来の暗号化方式の構成図、第１Ｏ図は第１
文献に示された従来の暗号化方式の構成図である。 １０１：１１８−・・入力端子、 １０：ｌ、１０８，１１３：１２０，１２４，１２９−
・加算手段、１０２．１０４，１０７，１１０，１１４
．１璽５：１１９．１２３，１２６，１３０゜１３１．
１３２．−記憶手段、１０５：１２１−帰還路、１０６
；１２２−・シフトレジスタ、 １０９；１２５−・・拡散手段、１１１：１２７−制御
手段、１１２：１２８−一符号変換手段、１１６：１３
３−出力端子。
Claims (2)
- （１）直近の暗号化情報をｋビット記憶する第１のシフ
トレジスタと、 暗号化鍵をｋビット記憶する第１のレジスタと、 ｋビットよりなる第１のシフトレジスタの内容と、ｋビ
ットよりなる第１のレジスタの内容とをビット毎に２を
法として加算する第１の加算手段と、 ｋビットよりなる第１の加算手段の出力をｍ×ｎビット
に拡大する第１の拡大手段と、 ｍ×ｎビットよりなる第１の拡大手段の出力を記憶する
第２のレジスタと、 第２のレジスタの内容をｎビット毎に分割し、順次第１
の符号変換手段に入力するように制御を行なう第１の制
御手段と、 ｎビット入力を１ビット出力に変換する第１の符号変換
手段と、 第１の符号変換手段の１ビット出力と、第３のレジスタ
の内容とを２を法として加算する第２の加算手段と、 第２の加算手段の出力を記憶する第３のレジスタと、 第２の加算手段の出力を記憶する第４のレジスタと、 入力端子より入力された平文情報を記憶する第５のレジ
スタと、 第４のレジスタの内容と、第５のレジスタの内容とを２
を法として加算し、暗号化情報をえる第３の加算手段と
、 第３の加算手段の結果を記憶する第６のレジスタと、 第６のレジスタの内容を第１のシフトレジスタに帰還す
る第１の帰還手段と、 第６のレジスタの内容を暗号化情報として出力する第１
の出力手段と、 各部の動作を制御する制御信号を生成する第１の制御信
号発生手段とを有する暗号化部と；直近の暗号化情報を
ｋビット記憶する第２のシフトレジスタと、 暗号復号化鍵をｋビット記憶する第７のレジスタと、 ｋビットよりなる第２のシフトレジスタの内容と、ｋビ
ットよりなる第７のレジスタの内容とをビット毎に２を
法として加算する第４の加算手段と、 ｋビットよりなる第４の加算手段の出力をｍ×ｎビット
に拡大する第２の拡大手段と、 ｍ×ｎビットよりなる第２の拡大手段の出力を記憶する
第８のレジスタと、 第８のレジスタの内容をｎビットに分割し、順次第２の
符号変換手段に入力するように制御を行なう第２の制御
手段と、 ｎビット入力を１ビット出力に変換する第２の符号変換
手段と、 第２の符号変換手段の１ビット出力と、第９のレジスタ
の内容とを２を法として加算する第５の加算手段と、 第５の加算手段の出力を記憶する第９のレジスタと、 第５の加算手段の出力を記憶する第１０のレジスタと、 入力端子より入力された暗号化情報を記憶する第１１の
レジスタと、 第１０のレジスタの内容と第１１のレジスタの内容とを
２を法として加算し、暗号復号化情報をえる第６の加算
手段と、 第６の加算手段の出力を記憶する第１２のレジスタと、 第１１のレジスタの内容を第２のシフトレジスタに帰還
する第２の帰還手段と、 第１２のレジスタの内容を暗号復号化情報として出力す
る第２の出力手段と、 各部の動作を制御する制御信号を生成する第２の制御信
号発生手段とを有する暗号復号化部とから構成される（
ただしｋ、ｍ、ｎはｍ×ｎ≧ｋを満たす任意の整数）こ
とを特徴とする暗号化方式。 - （２）暗号化部と暗号復号化部のうちの第１のレジスタ
、第７のレジスタと、第１の加算手段、第４の加算手段
と、第１の拡大手段、第２の拡大手段と、第２のレジス
タ、第８のレジスタと、第１の制御手段、第２の制御手
段と、第１の符号変換手段、第２の符号変換手段と、第
２の加算手段、第５の加算手段と、第３のレジスタ、第
９のレジスタを共有し、暗号化部と暗号復号化部が、該
共有手段を時分割で利用することを特徴とする特許請求
の範囲第１項に記載の暗号化方式。
Priority Applications (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62029885A JPH0727325B2 (ja) | 1987-02-13 | 1987-02-13 | 暗号化装置 |
| US07/107,995 US4760600A (en) | 1987-02-13 | 1987-10-14 | Cipher system |
| FI874664A FI874664A (fi) | 1987-02-13 | 1987-10-22 | Chiffersystem. |
| CN87107370A CN1008142B (zh) | 1987-02-13 | 1987-12-11 | 密码系统 |
| DE87311008T DE3786910T2 (de) | 1987-02-13 | 1987-12-15 | Verschlüsselungssystem. |
| EP87311008A EP0278170B1 (en) | 1987-02-13 | 1987-12-15 | Cipher system |
| DK060188A DK170266B1 (da) | 1987-02-13 | 1988-02-05 | Chifreringssystem og fremgangsmåde til chifrering og dechifrering |
| CA000558627A CA1295052C (en) | 1987-02-13 | 1988-02-10 | Cipher system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62029885A JPH0727325B2 (ja) | 1987-02-13 | 1987-02-13 | 暗号化装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63198090A true JPS63198090A (ja) | 1988-08-16 |
| JPH0727325B2 JPH0727325B2 (ja) | 1995-03-29 |
Family
ID=12288428
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62029885A Expired - Lifetime JPH0727325B2 (ja) | 1987-02-13 | 1987-02-13 | 暗号化装置 |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US4760600A (ja) |
| EP (1) | EP0278170B1 (ja) |
| JP (1) | JPH0727325B2 (ja) |
| CN (1) | CN1008142B (ja) |
| CA (1) | CA1295052C (ja) |
| DE (1) | DE3786910T2 (ja) |
| DK (1) | DK170266B1 (ja) |
| FI (1) | FI874664A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008109190A (ja) * | 2006-10-23 | 2008-05-08 | Kddi Corp | 自己同期型ストリーム暗号の暗号化装置、復号化装置、自己同期型ストリーム暗号システム、ｍａｃ生成装置、暗号化方法、復号化方法、ｍａｃ生成方法およびプログラム |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2204465B (en) * | 1987-05-01 | 1991-06-19 | Philips Electronic Associated | A method of and an arrangement for digital signal encryption |
| US5128996A (en) * | 1988-12-09 | 1992-07-07 | The Exchange System Limited Partnership | Multichannel data encryption device |
| US5123047A (en) * | 1988-12-09 | 1992-06-16 | The Exchange System Limited Partnership | Method of updating encryption device monitor code in a multichannel data encryption system |
| US4997288A (en) * | 1988-12-09 | 1991-03-05 | The Exchange System Limited Partnership | Power supply arrangement for fault-tolerant operation in a microcomputer-based encryption system |
| BE1003932A6 (fr) * | 1989-04-28 | 1992-07-22 | Musyck Emile | Systeme cryptographique par bloc de donnees binaires. |
| US5003596A (en) * | 1989-08-17 | 1991-03-26 | Cryptech, Inc. | Method of cryptographically transforming electronic digital data from one form to another |
| EP0498343A3 (en) * | 1991-02-07 | 1993-06-09 | Siemens Aktiengesellschaft | Method for preventing use of illicitly modified data and circuit for implementing said method |
| JP3180836B2 (ja) * | 1992-05-21 | 2001-06-25 | 日本電気株式会社 | 暗号通信装置 |
| ES2078178B1 (es) * | 1993-12-31 | 1998-02-01 | Alcatel Standard Electrica | Dispositivo de cifrado de datos. |
| JP3029381B2 (ja) * | 1994-01-10 | 2000-04-04 | 富士通株式会社 | データ変換装置 |
| AU693719B2 (en) * | 1995-09-05 | 1998-07-02 | Mitsubishi Denki Kabushiki Kaisha | Data transformation apparatus and data transformation method |
| US6122379A (en) * | 1996-05-30 | 2000-09-19 | Deloitte & Touche Inc. | Method and apparatus for performing simultaneous data compression and encryption |
| GB9903900D0 (en) | 1999-02-19 | 1999-04-14 | Digital Gramaphone And Wireles | Data encoding/decoding device and apparatus using the same |
| US6947560B1 (en) * | 1999-04-26 | 2005-09-20 | Telefonaktiebolaget L M Ericsson (Publ) | Method and device for effective key length control |
| JP2001211154A (ja) * | 2000-01-25 | 2001-08-03 | Murata Mach Ltd | 秘密鍵生成方法，暗号化方法及び暗号通信方法 |
| JP2001211155A (ja) * | 2000-01-25 | 2001-08-03 | Murata Mach Ltd | 共通鍵生成方法，共通鍵生成装置及び暗号通信方法 |
| WO2014182286A1 (en) | 2013-05-07 | 2014-11-13 | Empire Technology Development, Llc | Rapid data encryption and decryption |
Family Cites Families (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US30957A (en) * | 1860-12-18 | Improved steam-boiler | ||
| NL267662A (ja) * | 1960-08-02 | |||
| NL302458A (ja) * | 1963-01-30 | |||
| DE1911175C3 (de) * | 1969-03-05 | 1982-03-11 | Aktiebolaget Transvertex, Varby | Chiffriereinrichtung |
| US3798360A (en) * | 1971-06-30 | 1974-03-19 | Ibm | Step code ciphering system |
| US3796830A (en) * | 1971-11-02 | 1974-03-12 | Ibm | Recirculating block cipher cryptographic system |
| US3784743A (en) * | 1972-08-23 | 1974-01-08 | Bell Telephone Labor Inc | Parallel data scrambler |
| US3911216A (en) * | 1973-12-17 | 1975-10-07 | Honeywell Inf Systems | Nonlinear code generator and decoder for transmitting data securely |
| US4255811A (en) * | 1975-03-25 | 1981-03-10 | International Business Machines Corporation | Key controlled block cipher cryptographic system |
| DE2706421C2 (de) * | 1977-02-16 | 1979-03-15 | Licentia Patent-Verwaltungs-Gmbh, 6000 Frankfurt | Verfahren zum Einstellen von Schlüsseltextgeneratoren in Chiffriergeräten |
| US4172213A (en) * | 1977-11-17 | 1979-10-23 | Burroughs Corporation | Byte stream selective encryption/decryption device |
| JPS593912B2 (ja) * | 1979-09-12 | 1984-01-26 | 株式会社日立製作所 | デ−タ変換方法 |
| US4375579A (en) * | 1980-01-30 | 1983-03-01 | Wisconsin Alumni Research Foundation | Database encryption and decryption circuit and method using subkeys |
| CH648167A5 (en) * | 1980-02-14 | 1985-02-28 | Gretag Ag | Method and device for encryption and decryption of data |
| US4447672A (en) * | 1980-10-06 | 1984-05-08 | Nippon Electric Co., Ltd. | Device for encrypting each input data bit by at least one keying bit decided by a code pattern and a bit pattern of a predetermined number of preceding encrypted bits |
| US4663500A (en) * | 1982-02-22 | 1987-05-05 | Nec Corporation | Cryptographic system |
| US4668103A (en) * | 1982-04-30 | 1987-05-26 | Wilson William J | Polygraphic encryption-decryption communications system |
| US4596898A (en) * | 1984-03-14 | 1986-06-24 | Computer Security Systems, Inc. | Method and apparatus for protecting stored and transmitted data from compromise or interception |
-
1987
- 1987-02-13 JP JP62029885A patent/JPH0727325B2/ja not_active Expired - Lifetime
- 1987-10-14 US US07/107,995 patent/US4760600A/en not_active Expired - Fee Related
- 1987-10-22 FI FI874664A patent/FI874664A/fi not_active Application Discontinuation
- 1987-12-11 CN CN87107370A patent/CN1008142B/zh not_active Expired
- 1987-12-15 DE DE87311008T patent/DE3786910T2/de not_active Expired - Fee Related
- 1987-12-15 EP EP87311008A patent/EP0278170B1/en not_active Expired - Lifetime
-
1988
- 1988-02-05 DK DK060188A patent/DK170266B1/da not_active IP Right Cessation
- 1988-02-10 CA CA000558627A patent/CA1295052C/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008109190A (ja) * | 2006-10-23 | 2008-05-08 | Kddi Corp | 自己同期型ストリーム暗号の暗号化装置、復号化装置、自己同期型ストリーム暗号システム、ｍａｃ生成装置、暗号化方法、復号化方法、ｍａｃ生成方法およびプログラム |
Also Published As
| Publication number | Publication date |
|---|---|
| CA1295052C (en) | 1992-01-28 |
| DK60188A (da) | 1988-08-14 |
| FI874664A (fi) | 1988-08-14 |
| EP0278170A3 (en) | 1989-10-18 |
| CN87107370A (zh) | 1988-08-24 |
| EP0278170B1 (en) | 1993-08-04 |
| CN1008142B (zh) | 1990-05-23 |
| DK170266B1 (da) | 1995-07-17 |
| EP0278170A2 (en) | 1988-08-17 |
| DE3786910T2 (de) | 1994-01-27 |
| FI874664A0 (fi) | 1987-10-22 |
| JPH0727325B2 (ja) | 1995-03-29 |
| US4760600A (en) | 1988-07-26 |
| DE3786910D1 (de) | 1993-09-09 |
| DK60188D0 (da) | 1988-02-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS63198090A (ja) | 暗号化装置 | |
| JP4127472B2 (ja) | データ変換装置及びデータ変換装置のデータ変換方法及びプログラム及びコンピュータ読み取り可能な記録媒体 | |
| KR100435052B1 (ko) | 암호화장치 | |
| JP4828068B2 (ja) | コンピュータで効率的な線形フィードバック・シフト・レジスタ | |
| JP3092567B2 (ja) | 暗号鍵の生成方法および装置 | |
| JP3180836B2 (ja) | 暗号通信装置 | |
| JP3473171B2 (ja) | 逐次暗号方式 | |
| JP2008109190A (ja) | 自己同期型ストリーム暗号の暗号化装置、復号化装置、自己同期型ストリーム暗号システム、ｍａｃ生成装置、暗号化方法、復号化方法、ｍａｃ生成方法およびプログラム | |
| JPH0573299B2 (ja) | ||
| Tew et al. | Compact Hardware Implementation Of The CLEFIA Block Cipher | |
| TW437216B (en) | Linear feedback shift register | |
| JPH0418734B2 (ja) |