JPH03180059A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH03180059A JPH03180059A JP1319739A JP31973989A JPH03180059A JP H03180059 A JPH03180059 A JP H03180059A JP 1319739 A JP1319739 A JP 1319739A JP 31973989 A JP31973989 A JP 31973989A JP H03180059 A JPH03180059 A JP H03180059A
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Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 64
- 238000004519 manufacturing process Methods 0.000 title claims description 14
- 239000012535 impurity Substances 0.000 claims abstract description 71
- 238000000034 method Methods 0.000 claims abstract description 10
- 239000000758 substrate Substances 0.000 claims description 6
- 239000010936 titanium Substances 0.000 description 13
- 238000005468 ion implantation Methods 0.000 description 9
- 229910052751 metal Inorganic materials 0.000 description 8
- 239000002184 metal Substances 0.000 description 8
- 229910052782 aluminium Inorganic materials 0.000 description 6
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 230000004888 barrier function Effects 0.000 description 5
- 150000002500 ions Chemical class 0.000 description 4
- 238000005530 etching Methods 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 230000008018 melting Effects 0.000 description 3
- 238000002844 melting Methods 0.000 description 3
- 229910021332 silicide Inorganic materials 0.000 description 3
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 3
- 229910052719 titanium Inorganic materials 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000007943 implant Substances 0.000 description 2
- 239000010410 layer Substances 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 101000685083 Centruroides infamatus Beta-toxin Cii1 Proteins 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 229910052681 coesite Inorganic materials 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 229910052906 cristobalite Inorganic materials 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 229910052682 stishovite Inorganic materials 0.000 description 1
- 229910052905 tridymite Inorganic materials 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置の製造方法に関し、特に、半導体
基板にｐ型半導体領域とｎ型半導体領域とが形成される
半導体装置の製造に適用して好適なものである。
基板にｐ型半導体領域とｎ型半導体領域とが形成される
半導体装置の製造に適用して好適なものである。
〔発明の概要］
本発明は、ｐ型半導体領域とｎ型半導体領域とを有する
半導体基板上にｐ型半導体領域とｎ型半導体領域とにそ
れぞれ対応して設けられた開口を有する絶縁膜を形成す
る工程と、ｎ型不純物を低濃度でイオン注入する工程と
、ｐ型半導体領域にｐ型不純物を高濃度でイオン注入す
る工程とを具備することによって、Ｔｉ膜などを介して
ｐ型半導体領域とｎ型半導体領域とに＾１系の配線をコ
ンタクトさせる場合に、ｐ型半導体領域とｎ型半導体領
域との両方について良好なオーミックコンタクトの実現
及び接合リークの防止を図ることができるようにしたも
のである。
半導体基板上にｐ型半導体領域とｎ型半導体領域とにそ
れぞれ対応して設けられた開口を有する絶縁膜を形成す
る工程と、ｎ型不純物を低濃度でイオン注入する工程と
、ｐ型半導体領域にｐ型不純物を高濃度でイオン注入す
る工程とを具備することによって、Ｔｉ膜などを介して
ｐ型半導体領域とｎ型半導体領域とに＾１系の配線をコ
ンタクトさせる場合に、ｐ型半導体領域とｎ型半導体領
域との両方について良好なオーミックコンタクトの実現
及び接合リークの防止を図ることができるようにしたも
のである。
従来、アルミニウム（ＡＩ）−シリコン（Ｓｔ）配線を
用いた半導体デバイスにおいては、いわゆるＡＩスパイ
クによる不良の発生を防止するために、Ａｌ−５ｉ配線
のコンタクト部の拡散層にこの拡散層と同一導電型の不
純物をイオン注入することによりこの部分の接合深さを
深くする方法が知られている。
用いた半導体デバイスにおいては、いわゆるＡＩスパイ
クによる不良の発生を防止するために、Ａｌ−５ｉ配線
のコンタクト部の拡散層にこの拡散層と同一導電型の不
純物をイオン注入することによりこの部分の接合深さを
深くする方法が知られている。
ところで、Ａｌ−３ｔ配線をＳｔにコンタクトさせる場
合、このコンタクト部におけるＡｌ−５ｔ配線とＳｉと
の界面のショットキーバリアの高さは、Ａｌ−５ｔ配線
をｐ型Ｓｔにコンタクトさせる場合に比べてＡｌ−５ｉ
配線をｎ型Ｓｉにコンタクトさせる場合の方が高い。こ
のため、良好なオーミックコンタクトを実現するために
は、コンタクト部への不純物のイオン注入のドーズ量は
、ｐ型Ｓｉに比べてｎ型Ｓｉの方を高くする必要がある
。また、接合リークもｎ型Ｓｉの方が発生しやすいため
、この接合リークを防止するためにもｎ型Ｓｉに対する
コンタクト部への不純物のイオン注入のドーズ量を高く
する必要がある。
合、このコンタクト部におけるＡｌ−５ｔ配線とＳｉと
の界面のショットキーバリアの高さは、Ａｌ−５ｔ配線
をｐ型Ｓｔにコンタクトさせる場合に比べてＡｌ−５ｉ
配線をｎ型Ｓｉにコンタクトさせる場合の方が高い。こ
のため、良好なオーミックコンタクトを実現するために
は、コンタクト部への不純物のイオン注入のドーズ量は
、ｐ型Ｓｉに比べてｎ型Ｓｉの方を高くする必要がある
。また、接合リークもｎ型Ｓｉの方が発生しやすいため
、この接合リークを防止するためにもｎ型Ｓｉに対する
コンタクト部への不純物のイオン注入のドーズ量を高く
する必要がある。
第２図Ａ〜第２図Ｃにコンタクト部へ不純物のイオン注
入を行う従来のＣＭＯ３ＬＳＩの製造方法を示す。この
従来の製造方法によれば、第２図Ａに示すように、まず
例えばｎ−型Ｓｉ基板１０１中にｎウェル１０２及びｐ
ウェル１０３をそれぞれ形成した後、このｎ−型Ｓｉ基
板１０１の表面にフィールド５ｉＯｚ膜１０４を選択的
に形成して素子間分離を行う。次に、このフィールドＳ
ｉｎ、膜１０４で囲まれた活性領域の表面にゲー）Ｓｉ
Ｏｚ膜１０５を形成した後、このゲートＳｉＯ２膜１０
５上にゲート電極１０６，１０７を形成する。次に、例
えばまずｐウェル１０３側の表面をレジスト（図示せず
）などにより覆った状態でゲート電極１０６をマスクと
してｎウェル１０２中に例えばホウ素（Ｂ）のようなｐ
型不純物をイオン注入することにより例えばρ゛型のソ
ース領域１０Ｂ及びドレイン領域１０９をこのゲート電
極１０６に対して自己整合的に形成する。次に、ｎウェ
ル１０２側の表面をレジスト（図示せず）などで覆った
状態でゲート電極１０７をマスクとしてｐウェル１０３
中に例えばヒ素（Ａｓ）のようなｎ型不純物をイオン注
入することにより例えばｎ゛型のソース領域１１０及び
ドレイン領域ｉｌｌをこのゲート電極１０７に対して自
己整合的に形成する。
入を行う従来のＣＭＯ３ＬＳＩの製造方法を示す。この
従来の製造方法によれば、第２図Ａに示すように、まず
例えばｎ−型Ｓｉ基板１０１中にｎウェル１０２及びｐ
ウェル１０３をそれぞれ形成した後、このｎ−型Ｓｉ基
板１０１の表面にフィールド５ｉＯｚ膜１０４を選択的
に形成して素子間分離を行う。次に、このフィールドＳ
ｉｎ、膜１０４で囲まれた活性領域の表面にゲー）Ｓｉ
Ｏｚ膜１０５を形成した後、このゲートＳｉＯ２膜１０
５上にゲート電極１０６，１０７を形成する。次に、例
えばまずｐウェル１０３側の表面をレジスト（図示せず
）などにより覆った状態でゲート電極１０６をマスクと
してｎウェル１０２中に例えばホウ素（Ｂ）のようなｐ
型不純物をイオン注入することにより例えばρ゛型のソ
ース領域１０Ｂ及びドレイン領域１０９をこのゲート電
極１０６に対して自己整合的に形成する。次に、ｎウェ
ル１０２側の表面をレジスト（図示せず）などで覆った
状態でゲート電極１０７をマスクとしてｐウェル１０３
中に例えばヒ素（Ａｓ）のようなｎ型不純物をイオン注
入することにより例えばｎ゛型のソース領域１１０及び
ドレイン領域ｉｌｌをこのゲート電極１０７に対して自
己整合的に形成する。
次に、全面に層間絶縁膜１１２を形成した後、この層間
絶縁膜１１２及びゲー）Ｓｉｎｇ膜１０５の所定部分を
エツチング除去してコンタクトホールＣ＋ ’、Ｃｔ
′、Ｃ３’、Ｃａ ’を形成する。
絶縁膜１１２及びゲー）Ｓｉｎｇ膜１０５の所定部分を
エツチング除去してコンタクトホールＣ＋ ’、Ｃｔ
′、Ｃ３’、Ｃａ ’を形成する。
次に、第２図Ｂに示すように、例えばＢのようなｐ型不
純物を例えばドーズｔ〜１０”／ｃｆｆｌで全面にイオ
ン注入する。これによって、コンタクトホールＣ１’
、 Ｃｔ ′、 Ｃ３’ 、Ｃａ ′を通じて
、コンタクト部のｐ０型のソース領域１０８及びドレイ
ン領域１０９並びにｎ゛型のソース領域１１０及びドレ
イン領域１１１にｐ型不純物がイオン注入される（注入
されたｐ型不純物を白丸で示す）次に、第２図Ｃに示す
ように、ｎウェル１０２側の表面をレジストパターン１
１３で覆った後、例えばＰのようなｎ型不純物を例えば
ドーズ量〜１０１５／Ｃ１１Ｉで全面にイオン注入する
。これによって、コンタクトホールｃ、 ′、Ｃ，’
を通じて、コンタクト部のｎ゛型のソース領域１１０及
びドレイン領域１１１にｎ型不純物がイオン注入される
（注入されたｎ型不純物を黒丸で示す）。この場合、こ
のようにしてイオン注入されたｎ型不純物により、先に
イオン注入されたｐ型不純物がコンペンセイト（補償）
される。その結果、コンタクト部のｎ゛型のソース領域
１１０及びドレイン領域１１１には、イオン注入された
ｎ型不純物とｐ型不純物とのドーズ量の差に応じた量の
ｎ型不純物が正味でドープされたことになる。
純物を例えばドーズｔ〜１０”／ｃｆｆｌで全面にイオ
ン注入する。これによって、コンタクトホールＣ１’
、 Ｃｔ ′、 Ｃ３’ 、Ｃａ ′を通じて
、コンタクト部のｐ０型のソース領域１０８及びドレイ
ン領域１０９並びにｎ゛型のソース領域１１０及びドレ
イン領域１１１にｐ型不純物がイオン注入される（注入
されたｐ型不純物を白丸で示す）次に、第２図Ｃに示す
ように、ｎウェル１０２側の表面をレジストパターン１
１３で覆った後、例えばＰのようなｎ型不純物を例えば
ドーズ量〜１０１５／Ｃ１１Ｉで全面にイオン注入する
。これによって、コンタクトホールｃ、 ′、Ｃ，’
を通じて、コンタクト部のｎ゛型のソース領域１１０及
びドレイン領域１１１にｎ型不純物がイオン注入される
（注入されたｎ型不純物を黒丸で示す）。この場合、こ
のようにしてイオン注入されたｎ型不純物により、先に
イオン注入されたｐ型不純物がコンペンセイト（補償）
される。その結果、コンタクト部のｎ゛型のソース領域
１１０及びドレイン領域１１１には、イオン注入された
ｎ型不純物とｐ型不純物とのドーズ量の差に応じた量の
ｎ型不純物が正味でドープされたことになる。
次に、レジストパターン１１３を除去し、必要に応じて
アニールを行った後、配線などを形成して目的とするＣ
ＭＯ３ＬＳＩを完成させる。
アニールを行った後、配線などを形成して目的とするＣ
ＭＯ３ＬＳＩを完成させる。
一方、素子の微細化の進展に伴い、Ａｌ−５ｉ配線をＳ
ｉにコンタクトさせる場合、コンタクト部にいわゆるＳ
ｉノジュールが形成されることによるコンタクト抵抗の
増大が無視できなくなったことにより、バリアメタルが
用いられるようになった。このバリアメタルを用いた場
合、Ｓｉとバリアメタルとで良好なオーミックコンタク
トを実現しにくいことから、Ｓｔとバリアメタルとの間
にチタン（Ｔｉ ）膜を形成することが多い（例えば、
特開昭６１−２５８４５２号公報）。
ｉにコンタクトさせる場合、コンタクト部にいわゆるＳ
ｉノジュールが形成されることによるコンタクト抵抗の
増大が無視できなくなったことにより、バリアメタルが
用いられるようになった。このバリアメタルを用いた場
合、Ｓｉとバリアメタルとで良好なオーミックコンタク
トを実現しにくいことから、Ｓｔとバリアメタルとの間
にチタン（Ｔｉ ）膜を形成することが多い（例えば、
特開昭６１−２５８４５２号公報）。
しかし、ＴｉはＡＩと仕事関数が異なることから、Ｔｉ
膜を介してＳｉにＡｌ−５ｉ配線をコンタクトさせる場
合には、ｐ型Ｓｉとコンタクトをとる場合の方がｎ型Ｓ
ｉとコンタクトをとる場合よりもショットキーバリアの
高さは高くなる。また、接合リークもＴｉとｐ型Ｓｉと
のコンタクトをとる場合の方が生じやすい。このため、
Ｔｉ膜を介してＡｌ−５ｔ配線をＳｉにコンタクトさせ
る場合には、まずｐ型不純物を低いドーズ量で全面にイ
オン注入した後にｎ型不純物をｎ型Ｓｉだけに高いドー
ズ量でイオン注入してコンペンセイトするという上述の
従来の方法を用いると、ｐ型Ｓｉ側で良好なオーミック
コンタクトをとることができなくなったり、接合リーク
が生じやすくなったりするなどの問題が生じる。
膜を介してＳｉにＡｌ−５ｉ配線をコンタクトさせる場
合には、ｐ型Ｓｉとコンタクトをとる場合の方がｎ型Ｓ
ｉとコンタクトをとる場合よりもショットキーバリアの
高さは高くなる。また、接合リークもＴｉとｐ型Ｓｉと
のコンタクトをとる場合の方が生じやすい。このため、
Ｔｉ膜を介してＡｌ−５ｔ配線をＳｉにコンタクトさせ
る場合には、まずｐ型不純物を低いドーズ量で全面にイ
オン注入した後にｎ型不純物をｎ型Ｓｉだけに高いドー
ズ量でイオン注入してコンペンセイトするという上述の
従来の方法を用いると、ｐ型Ｓｉ側で良好なオーミック
コンタクトをとることができなくなったり、接合リーク
が生じやすくなったりするなどの問題が生じる。
従って本発明の目的は、Ｔｉ膜などを介してｐ型半導体
領域とｎ型半導体領域とにＡｌ系の配線をコンタクトさ
せる場合に、ｐ型半導体領域とｎ型半導体領域との両方
について良好なオーミックコンタクトの実現及び接合リ
ークの防止を図ることができる半導体装置の製造方法を
提供することにある。
領域とｎ型半導体領域とにＡｌ系の配線をコンタクトさ
せる場合に、ｐ型半導体領域とｎ型半導体領域との両方
について良好なオーミックコンタクトの実現及び接合リ
ークの防止を図ることができる半導体装置の製造方法を
提供することにある。
上記目的を達成するために、本発明は、ｐ型半導体領域
（８，９）とｎ型半導体領域（１０゜１１）とを有する
半導体基板（１）上にｐ型半導体領域（８，９）とｎ型
半導体領域（１０，１１）とにそれぞれ対応して設けら
れた開口（Ｃ，。
（８，９）とｎ型半導体領域（１０゜１１）とを有する
半導体基板（１）上にｐ型半導体領域（８，９）とｎ型
半導体領域（１０，１１）とにそれぞれ対応して設けら
れた開口（Ｃ，。
ｃ２．Ｃ，、Ｃ４）を有する絶縁膜（１２）を形成する
工程と、ｎ型不純物を低濃度でイオン注入する工程と、
ｐ型半導体領域（８，９）にｐ型不純物を高濃度でイオ
ン注入する工程とを具備している。
工程と、ｎ型不純物を低濃度でイオン注入する工程と、
ｐ型半導体領域（８，９）にｐ型不純物を高濃度でイオ
ン注入する工程とを具備している。
ここで、ｐ型不純物のイオン注入のドーズ量は、好適に
はｎ型不純物のイオン注入のドーズ量に比べて一桁程度
以上大きく選ばれる。具体的には、ｎ型不純物のイオン
注入のドーズ量は、例えば１０′２／ｃｆｆ１台から１
０目／ｃＪ台の範囲内に選ばれる。また、ｐ型不純物の
イオン注入のドーズ量は、例えば１０１４／ｃ＋ｆ１台
から１０１６／ｃＩＩ１台の範囲内に選ばれる。
はｎ型不純物のイオン注入のドーズ量に比べて一桁程度
以上大きく選ばれる。具体的には、ｎ型不純物のイオン
注入のドーズ量は、例えば１０′２／ｃｆｆ１台から１
０目／ｃＪ台の範囲内に選ばれる。また、ｐ型不純物の
イオン注入のドーズ量は、例えば１０１４／ｃ＋ｆ１台
から１０１６／ｃＩＩ１台の範囲内に選ばれる。
上述のように構成された本発明の半導体装置の製造方法
によれば、ｎ型不純物の低濃度のイオン注入により、絶
縁膜（１２）の開口（ｃｌ、Ｃ１Ｃ，、ｃ、）を通じて
ｐ型半導体領域（８，９）とｎ型半導体領域（１０，１
１）とにｎ型不純物がイオン注入される。これによって
、コンタクト部のｎ型半導体領域（１０，１１）の不純
物濃度が高くなる。一方、ｐ型半導体領域（８，９）に
低濃度にイオン注入されたｎ型不純物は、高濃度にイオ
ン注入されたｐ型不純物によりコンペンセイトされる。
によれば、ｎ型不純物の低濃度のイオン注入により、絶
縁膜（１２）の開口（ｃｌ、Ｃ１Ｃ，、ｃ、）を通じて
ｐ型半導体領域（８，９）とｎ型半導体領域（１０，１
１）とにｎ型不純物がイオン注入される。これによって
、コンタクト部のｎ型半導体領域（１０，１１）の不純
物濃度が高くなる。一方、ｐ型半導体領域（８，９）に
低濃度にイオン注入されたｎ型不純物は、高濃度にイオ
ン注入されたｐ型不純物によりコンペンセイトされる。
その結果、このｐ型半導体領域（８゜９）には、高濃度
にイオン注入されたｐ型不純物と低濃度にイオン注入さ
れたｎ型不純物とのドーズ量の差に応じた十分な量のｐ
型不純物が正味でイオン注入されることになる。これに
よって、コンタクト部のｐ型半導体領域（８，９）の不
純物濃度は十分に高くなる。
にイオン注入されたｐ型不純物と低濃度にイオン注入さ
れたｎ型不純物とのドーズ量の差に応じた十分な量のｐ
型不純物が正味でイオン注入されることになる。これに
よって、コンタクト部のｐ型半導体領域（８，９）の不
純物濃度は十分に高くなる。
以上により、Ｔｉ膜などを介してｐ型半導体領域（８，
９）及びｎ型半導体領域（１０，１１）にＡｌ系の配線
をコンタクトさせる場合に、ｐ型半導体領域（８，９）
とｎ型半導体領域（１０，１１）との両方について良好
なオーミックコンタクトの実現及び接合リークの防止を
図ることができる。
９）及びｎ型半導体領域（１０，１１）にＡｌ系の配線
をコンタクトさせる場合に、ｐ型半導体領域（８，９）
とｎ型半導体領域（１０，１１）との両方について良好
なオーミックコンタクトの実現及び接合リークの防止を
図ることができる。
以下、本発明の一実施例について図面を参照しながら説
明する。この実施例は、本発明をＣＭＯ３ＬＳ Ｉの製
造に適用した実施例である。
明する。この実施例は、本発明をＣＭＯ３ＬＳ Ｉの製
造に適用した実施例である。
第１図Ａ〜第１図Ｃは本発明の一実施例によるＣＭＯ３
ＬＳＩの製造方法を示す。
ＬＳＩの製造方法を示す。
この実施例によるＣＭＯ３ＬＳＩの製造方法においては
、第１図Ａに示すように、まず例えばｎ型Ｓｉ基板１中
にｎウェル２及びｐウェル３をそれぞれ形成した後、こ
のｎ−型Ｓｔ基板ｌの表面を選択的に熱酸化することに
よりフィールドＳｉ０ｇ膜４を形成して素子間分離を行
う。次に、このフィールドＳｉ０ｇ膜４で囲まれた活性
領域の表面に熱酸化法によりゲー）Ｓｉ○２膜５を形成
する。次に、例えばＣＶＤ法により全面に多結晶Ｓｉ膜
を形成し、この多結晶Ｓｉ膜に例えばＰのような不純物
をイオン注入法などによりドープして低抵抗化した後、
この多結晶Ｓｉ膜をエツチングにより所定形状にパター
ンニングしてゲート電極６，７を形成する。
、第１図Ａに示すように、まず例えばｎ型Ｓｉ基板１中
にｎウェル２及びｐウェル３をそれぞれ形成した後、こ
のｎ−型Ｓｔ基板ｌの表面を選択的に熱酸化することに
よりフィールドＳｉ０ｇ膜４を形成して素子間分離を行
う。次に、このフィールドＳｉ０ｇ膜４で囲まれた活性
領域の表面に熱酸化法によりゲー）Ｓｉ○２膜５を形成
する。次に、例えばＣＶＤ法により全面に多結晶Ｓｉ膜
を形成し、この多結晶Ｓｉ膜に例えばＰのような不純物
をイオン注入法などによりドープして低抵抗化した後、
この多結晶Ｓｉ膜をエツチングにより所定形状にパター
ンニングしてゲート電極６，７を形成する。
なお、これらのゲート電極６．７の材料としては、不純
物をドープした多結晶Ｓｉ膜上に例えばタングステンシ
リサイド（ＷＳｉｚ ）膜のような高融点金属シリサイ
ド膜を重ねたポリサイド膜などを用いることもできる。
物をドープした多結晶Ｓｉ膜上に例えばタングステンシ
リサイド（ＷＳｉｚ ）膜のような高融点金属シリサイ
ド膜を重ねたポリサイド膜などを用いることもできる。
このようにゲート電極６，７の材料としてポリサイド膜
を用いる場合には、不純物をドープした多結晶Ｓｉ膜上
に高融点金属シリサイド膜を形成した後、これらの高融
点金属シリサイド膜及び多結晶Ｓｉ膜をパターンニング
することによりゲート電極６．７を形成する。次に、例
えばまずｐウェル３例の表面をレジスト（図示せず）な
どで覆った状態でゲート電極６をマスクとしてｎウェル
２中に例えばＢのようなｐ型不純物をイオン注入するこ
とにより例えばＰ４型のソース領域８及びドレイン領域
９をこのゲート電極６に対して自己整合的に形成した後
、ｎウェル２側の表面をレジストなどで覆った状態でゲ
ート電極７をマスクとしてｐウェル３中に例えばＡｓの
ようなｎ型不純物をイオン注入することにより例えばｎ
゛型のソース領域ｌＯ及びドレイン領域１１をこのゲー
ト電極７に対して自己整合的に形成する。次に、例えば
ＣＶＤ法により全面に例えばリンシリケートガラス（Ｐ
ＳＧ）膜のような層間絶縁膜１２を形成した後、この眉
間絶縁ｆｆｊ！１２及びゲートＳｉＯ□膜５の所定部分
をエツチング除去してコンタクトホールＣ１，Ｃｚ 、
Ｃｉ 、Ｃａを形成する。
を用いる場合には、不純物をドープした多結晶Ｓｉ膜上
に高融点金属シリサイド膜を形成した後、これらの高融
点金属シリサイド膜及び多結晶Ｓｉ膜をパターンニング
することによりゲート電極６．７を形成する。次に、例
えばまずｐウェル３例の表面をレジスト（図示せず）な
どで覆った状態でゲート電極６をマスクとしてｎウェル
２中に例えばＢのようなｐ型不純物をイオン注入するこ
とにより例えばＰ４型のソース領域８及びドレイン領域
９をこのゲート電極６に対して自己整合的に形成した後
、ｎウェル２側の表面をレジストなどで覆った状態でゲ
ート電極７をマスクとしてｐウェル３中に例えばＡｓの
ようなｎ型不純物をイオン注入することにより例えばｎ
゛型のソース領域ｌＯ及びドレイン領域１１をこのゲー
ト電極７に対して自己整合的に形成する。次に、例えば
ＣＶＤ法により全面に例えばリンシリケートガラス（Ｐ
ＳＧ）膜のような層間絶縁膜１２を形成した後、この眉
間絶縁ｆｆｊ！１２及びゲートＳｉＯ□膜５の所定部分
をエツチング除去してコンタクトホールＣ１，Ｃｚ 、
Ｃｉ 、Ｃａを形成する。
次に、第１図Ｂに示すように、例えばＰのようなｎ型不
純物を例えばドーズ量〜１０”／ｃ＋ｆｌで全面にイオ
ン注入する。これによって、コンタクトホールＣ＋ 、
Ｃｚ 、Ｃ３、Ｃ４を通じて、コンタクト部のｐ゛型の
ソース領域８及びドレイン領域９並びにｎ°型のソース
領域１０及びドレイン領域１１にｎ型不純物が低濃度に
イオン注入される（注入されたｎ型不純物を黒丸で示す
）。
純物を例えばドーズ量〜１０”／ｃ＋ｆｌで全面にイオ
ン注入する。これによって、コンタクトホールＣ＋ 、
Ｃｚ 、Ｃ３、Ｃ４を通じて、コンタクト部のｐ゛型の
ソース領域８及びドレイン領域９並びにｎ°型のソース
領域１０及びドレイン領域１１にｎ型不純物が低濃度に
イオン注入される（注入されたｎ型不純物を黒丸で示す
）。
次に、第１図Ｃに示すように、ρウェル３側の表面をレ
ジストパターン１３で覆った後、例えばＢのようなｐ型
不純物を上述のｎ型不純物のイオン注入に比べて高いド
ーズ量、例えば〜１０”／ｃｒＡで全面にイオン注入法
る。これによって、コンタクトホールＣｔ、Ｃｚを通じ
て、コンタクト部のＰ°型のソース領域８及びドレイン
領域９にｐ型不純物が高濃度にイオン注入される（注入
されたｐ型不純物を黒丸で示す）。この場合、このよう
にしてイオン注入されたｐ型不純物により、先にイオン
注入されたｎ型不純物がコンペンセイトされる。その結
果、コンタクト部のｐ゛型のソース領域８及びドレイン
領域９には、高濃度にイオン注入されたＰ型不純物と低
濃度にイオン注入されたｎ型不純物とのドーズ量の差に
応した十分な量のｐ型不純物が正味でドープされたこと
になる。
ジストパターン１３で覆った後、例えばＢのようなｐ型
不純物を上述のｎ型不純物のイオン注入に比べて高いド
ーズ量、例えば〜１０”／ｃｒＡで全面にイオン注入法
る。これによって、コンタクトホールＣｔ、Ｃｚを通じ
て、コンタクト部のＰ°型のソース領域８及びドレイン
領域９にｐ型不純物が高濃度にイオン注入される（注入
されたｐ型不純物を黒丸で示す）。この場合、このよう
にしてイオン注入されたｐ型不純物により、先にイオン
注入されたｎ型不純物がコンペンセイトされる。その結
果、コンタクト部のｐ゛型のソース領域８及びドレイン
領域９には、高濃度にイオン注入されたＰ型不純物と低
濃度にイオン注入されたｎ型不純物とのドーズ量の差に
応した十分な量のｐ型不純物が正味でドープされたこと
になる。
次に、レジストパターン１３を除去した後、必要に応じ
てアニールを行う０次に、例えば蒸着法などにより全面
に例えばＴｉ膜、チタンオキシナイトライド（ＴｉＯＮ
）膜及びＡｌ−５ｉ膜を順次形成した後、これらのＡｌ
−５ｉ膜、Ｔｉ０Ｎ膜及びＴｉ膜をエツチングによりパ
ターンニングして、ｐ”型のソース領域８及びドレイン
領域９並びにｎ゛型のソース領域１０及びドレイン領域
１１にコンタクトする配線（図示せず）を形成する。こ
れによって、目的とするＣＭＯ３ＬＳＩが完成される。
てアニールを行う０次に、例えば蒸着法などにより全面
に例えばＴｉ膜、チタンオキシナイトライド（ＴｉＯＮ
）膜及びＡｌ−５ｉ膜を順次形成した後、これらのＡｌ
−５ｉ膜、Ｔｉ０Ｎ膜及びＴｉ膜をエツチングによりパ
ターンニングして、ｐ”型のソース領域８及びドレイン
領域９並びにｎ゛型のソース領域１０及びドレイン領域
１１にコンタクトする配線（図示せず）を形成する。こ
れによって、目的とするＣＭＯ３ＬＳＩが完成される。
以上のように、この実施例によれば、コンタクト部への
不純物のイオン注入を行う場合に、マスクを用いないで
まずｎ型不純物を低濃度で全面にイオン注入した後、マ
スクを用いてｐ゛型のソース領域８及びドレイン領域９
だけにｐ型不純物を高濃度でイオン注入しているので、
コンタクト部のｎ゛型のソース領域ｌＯ及びドレイン領
域１１は勿論、コンタクト部のｐ゛型のソース領域８及
びドレイン領域９も不純物濃度を十分に高くすることが
できる。これによって、Ｔｉ膜を介してｐ゛型のソース
領域８及びドレイン領域９とｎ９型のソース領域ｌＯ及
びドレイン領域１１とにＡｌ−５ｉ配線をコンタクトさ
せる場合に、ｐ゛型のソース領域８及びドレイン領域９
とｎ°型のソース領域１０及びドレイン領域１１との全
てについて良好なオーミックコンタクトの実現及び接合
リークの防止を図ることができる。そして、これによっ
てＣＭＯ３ＬＳＩの信頼性の向上を図ることができる。
不純物のイオン注入を行う場合に、マスクを用いないで
まずｎ型不純物を低濃度で全面にイオン注入した後、マ
スクを用いてｐ゛型のソース領域８及びドレイン領域９
だけにｐ型不純物を高濃度でイオン注入しているので、
コンタクト部のｎ゛型のソース領域ｌＯ及びドレイン領
域１１は勿論、コンタクト部のｐ゛型のソース領域８及
びドレイン領域９も不純物濃度を十分に高くすることが
できる。これによって、Ｔｉ膜を介してｐ゛型のソース
領域８及びドレイン領域９とｎ９型のソース領域ｌＯ及
びドレイン領域１１とにＡｌ−５ｉ配線をコンタクトさ
せる場合に、ｐ゛型のソース領域８及びドレイン領域９
とｎ°型のソース領域１０及びドレイン領域１１との全
てについて良好なオーミックコンタクトの実現及び接合
リークの防止を図ることができる。そして、これによっ
てＣＭＯ３ＬＳＩの信頼性の向上を図ることができる。
以上、本発明の実施例につき具体的に説明したが、本発
明は、上述の実施例に限定されるものではなく、本発明
の技術的思想に基づく各種の変形が可能である。
明は、上述の実施例に限定されるものではなく、本発明
の技術的思想に基づく各種の変形が可能である。
例えば、Ｔｉと同程度の大きさの仕事関数を有する他の
金属の膜を介してＡＩ系の配線をＳｔにコンタクトさせ
る場合にも本発明を適用することが可能である。また、
上述の実施例においては、本発明をＣＭＯ３ＬＳＩの製
造に適用した場合について説明したが、本発明は、例え
ばバイポーラ−ＣＭＯ３ＬＳ ＩやバイポーラＬＳＩな
どの製造に適用することも可能である。より具体的に言
うと、例えばバイポーラＬＳＩの場合は、エミッタ領域
及びコレクタ領域とベース領域とは互いに導電型が異な
るので、これらにＴｉ膜などを介してＡＩ系の配線をコ
ンタクトさせる場合に本発明を適用することが可能であ
る。
金属の膜を介してＡＩ系の配線をＳｔにコンタクトさせ
る場合にも本発明を適用することが可能である。また、
上述の実施例においては、本発明をＣＭＯ３ＬＳＩの製
造に適用した場合について説明したが、本発明は、例え
ばバイポーラ−ＣＭＯ３ＬＳ ＩやバイポーラＬＳＩな
どの製造に適用することも可能である。より具体的に言
うと、例えばバイポーラＬＳＩの場合は、エミッタ領域
及びコレクタ領域とベース領域とは互いに導電型が異な
るので、これらにＴｉ膜などを介してＡＩ系の配線をコ
ンタクトさせる場合に本発明を適用することが可能であ
る。
本発明は、以上述べたように構成されているので、コン
タクト部のｐ型半導体領域とｎ型半導体領域とはいずれ
も不純物濃度が高くなり、従ってＴｉ膜などを介してｐ
型半導体領域とｎ型半導体領域とにＡＩ系の配線をコン
タクトさせる場合に、ｐ型半導体領域とｎ型半導体領域
との両方について良好なオー旦ツタコンタクトの実現及
び接合リークの防止を図ることができる。
タクト部のｐ型半導体領域とｎ型半導体領域とはいずれ
も不純物濃度が高くなり、従ってＴｉ膜などを介してｐ
型半導体領域とｎ型半導体領域とにＡＩ系の配線をコン
タクトさせる場合に、ｐ型半導体領域とｎ型半導体領域
との両方について良好なオー旦ツタコンタクトの実現及
び接合リークの防止を図ることができる。
第１図Ａ〜第１図Ｃは本発明の一実施例によるＣＭＯ３
ＬＳＩの製造方法を工程順に示す断面図、第２図Ａ〜第
２図Ｃは従来のＣＭＯ３ＬＳＩの製造方法を工程順に示
す断面図である。 図面における主要な符号の説明 ２：ｎウェル、 ３；ｐウェル、 ４：フィールド
Ｓｔｏｗ膜、 ６．７：ゲート電極、 ８．１０：ソー
ス領域、 ９．１１ニドレイン領域、 Ｊｉ 間絶縁膜、 Ｉ ２ ３ Ｃ１ ：コンタク ト ホール。
ＬＳＩの製造方法を工程順に示す断面図、第２図Ａ〜第
２図Ｃは従来のＣＭＯ３ＬＳＩの製造方法を工程順に示
す断面図である。 図面における主要な符号の説明 ２：ｎウェル、 ３；ｐウェル、 ４：フィールド
Ｓｔｏｗ膜、 ６．７：ゲート電極、 ８．１０：ソー
ス領域、 ９．１１ニドレイン領域、 Ｊｉ 間絶縁膜、 Ｉ ２ ３ Ｃ１ ：コンタク ト ホール。
Claims (1)
- 【特許請求の範囲】 ｐ型半導体領域とｎ型半導体領域とを有する半導体基板
上に上記ｐ型半導体領域と上記ｎ型半導体領域とにそれ
ぞれ対応して設けられた開口を有する絶縁膜を形成する
工程と、 ｎ型不純物を低濃度でイオン注入する工程と、上記ｐ型
半導体領域にｐ型不純物を高濃度でイオン注入する工程
とを具備することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01319739A JP3077146B2 (ja) | 1989-12-08 | 1989-12-08 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01319739A JP3077146B2 (ja) | 1989-12-08 | 1989-12-08 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03180059A true JPH03180059A (ja) | 1991-08-06 |
| JP3077146B2 JP3077146B2 (ja) | 2000-08-14 |
Family
ID=18113638
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01319739A Expired - Fee Related JP3077146B2 (ja) | 1989-12-08 | 1989-12-08 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3077146B2 (ja) |
-
1989
- 1989-12-08 JP JP01319739A patent/JP3077146B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP3077146B2 (ja) | 2000-08-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |