JPH03180056A - リードフレーム - Google Patents

リードフレーム

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Publication number
JPH03180056A
JPH03180056A JP31934889A JP31934889A JPH03180056A JP H03180056 A JPH03180056 A JP H03180056A JP 31934889 A JP31934889 A JP 31934889A JP 31934889 A JP31934889 A JP 31934889A JP H03180056 A JPH03180056 A JP H03180056A
Authority
JP
Japan
Prior art keywords
inner lead
lead
semiconductor element
insulating film
lead frame
Prior art date
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Pending
Application number
JP31934889A
Other languages
English (en)
Inventor
Takeshi Tsunoda
剛 角田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Dai Nippon Printing Co Ltd
Original Assignee
Dai Nippon Printing Co Ltd
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Filing date
Publication date
Application filed by Dai Nippon Printing Co Ltd filed Critical Dai Nippon Printing Co Ltd
Priority to JP31934889A priority Critical patent/JPH03180056A/ja
Publication of JPH03180056A publication Critical patent/JPH03180056A/ja
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 [産業上の利用分野] 本発明は半導体素子を搭載するリードフレームに関する
ものである。
[従来の技術] 例えば半導体装置の一つであるDRAMをパッケージソ
ゲする場合、 1Mバイト以下のD RA Mのパッケ
ージング形態は、現在、DIPおよびSOJが主流とな
っている。
第7図は16に〜IMバイトの種々のメモリ容量のD 
RA M aを示した図であり、図中、 alは半導体
素子、a2はモールド部である。
このようIt D RA M aにあっては、パッケー
ジサイズが標準化されているために、パンケージ幅d2
が半導体素子aのメモリ容量によらず一定に設定されて
いる。
また、このパッケージ構造においては、 一般にリード
フレームのダイパッド部に半導体素子を載せ、このダイ
パッド部にほぼ等しい平面内にインナーリードを配置し
た構造となっている。
[発明が解決しようとする課題] しかしながら、パッケージ幅d2を半導体装置であるD
 RA M aのメモリ容量によらず一定に設定すると
、メモリー容量が増加して半導体素子a1の幅d、が大
きくなった場合、半導体素子a1のまわりを封止するモ
ールド部a2の領域の幅((d2−d+)/21が狭く
なってしまう。
また、ダイパッド部にほぼ等しい平面内にインナーリー
ドを配置した構造にすると、メモリー容量が増加した半
導体素子に対応できるようにするためダイパッド部を拡
げようとしても、リードフレームの製造上インナーリー
ド部とダイパッド部との間隙を小さくするのには限度が
あるので、ダイパッド部をあまり拡げることはできなく
、モールド部領域のインナーリードの配線の引き廻しが
困難となってしまう。このため、インナーリードを長く
とることができなくなり1例えば従来のリードフレーム
を用いて300および350ミルのDIPおよびSOJ
により、 1Mバイトを越えるような大容量メモリー半
導体素子をパッケージングする場合においては、パッケ
ージの幅(短辺)方向のモールド領域が狭くなって、 
リードの抜けや水の侵入に対する信頼性の低下を生じ易
くなるという問題があった。
本発明は、このような事情に鑑みてなされたものであっ
て、その目的は、 300ミルおよび350ミル規格の
DIPおよびSOJ等によっても、大容量メモリーの半
導体素子を確実にパッケージングできるリードフレーム
を提供することである。
[課題を解決するための手段] 上記課題を解決するために、本発明は、インナーリード
が、その先端が前記半導体素子の辺の少なくとも一辺に
沿って配置されるように折りdilげられた折曲部を有
し、このインナーリードの折曲部と他の部分との間に第
1絶縁層を介設し、さらに、前記インナーリードの折曲
部上の前記半導体素子が搭載される位置に第2絶縁層を
設けることを特徴としている。
[作用コ このように構成された本発明のリードフレームによれば
、インナーリードを半導体素子の大きさに関係なくモー
ルド領域において奥深くまで引き廻すことができる。ま
た、これによりインナーリードを長くとることができ、
リードの抜けの防止及び水の侵入の防止対策も十分とな
る。
[実施例コ 以下、図面を用いて本発明の詳細な説明する。
第1図〜第4図は、本発明にかかるリードフレームの一
実施例を示す図である。図中、 ■はリードフレーム、
 3はアウターリード訊 4はインナーリード@5は第
1絶縁フイルム、6は第2絶縁フイルム、7は半導体素
子の電極、8は半導体素子、9はワイヤーである。
第1図に示すように、 リードフレーム1は、上下両端
のレール2に支持されたアウターリード部3と、斜線で
示すインナーリード部4とを備えている。第2図に示す
ように、インナーリード部4は、多数のインナーリード
4a、4a、  ・・・、第1絶縁フイルム5及び第2
絶縁フイルム6を備えている。インナーリード部4の各
インナーリード4a、4a、  ・・・は、42アロイ
、銅合金などを共材として用いケミカルエツチングによ
って形成されている。その場合の基材の厚みは、所定厚
さ(例えば約125μm)にされている。また、第3図
に示すように上下に位置する各インナーリード4aの先
端4bは交互にかつ左右方向に重合するように配置され
ている。
そして、金型を用いて、インナーリード先端4bを含む
各インナーリード4a、4a、  ・・・の所定領域を
傾きがほぼ45°の破線a、  b、  c、  dに
沿って180度折り曲げることにより、第2図(b)及
び第4図に示すように各インナーリード4a、4a、 
 ・・・には折曲部4c、4c、  ・・・が形成され
る。その場合、同図に示すようにインナーリード先端4
bは左右方向、すなわち半導体素子8の短辺に沿う方向
に向くように形成されている。各インナーリード4aの
折曲部4 c、 、4 c、  ・・・とインナーリー
ド4aの他の部分との間には第1絶縁フィルム5が介在
しており、この第1絶縁フイルム5によりインナーリー
ド先端4bとインナーリード4aが互いに干渉しないよ
うにしている。この第1絶縁フイルム5は、ポリイミド
等の樹脂を成分とした100μm厚の絶縁性両面接着フ
ィルムである。
第1図から明らかなように、第1絶縁フイルム5を介し
折り曲げたインナーリード折曲部4c。
4c、  ・・・の上に、第2絶縁フイルム6を積層し
、かつ接合する。この第2絶縁フイルム6は、ポリイミ
ド等の樹脂を成分とした100μm厚の片面接着剤付絶
縁フィルムである。また第2絶縁フイルム6の上に、左
右両側端に沿って所定数のポンディングパッド7.7.
・・・を有する半導体素子8を銀ペーストの接着剤によ
り接着することにより搭載する。接着剤としては、銀ペ
ースト以外に。
熱膨張係数が第2絶縁フイルム6(ポリイミド樹脂:2
0pp讃/ ’C)と半導体素子8(シリコン2゜8p
pm/’C)との間にあるような熱可塑性樹脂または、
金、胤 ペースト等でもよい。
そして、各インナーリード先端4b、4b、  ・・・
と対応するポンディングパッド7.7.・・・とをワイ
ヤー9によりボンディングする。
このように構成された本実施例と前述の従来のリードフ
レームとを比較検討する。第5図において、 (a)で
示される本実施例と(b)で示される従来例とを比較す
ると、本実施例の場合には、第1及び第2絶縁フィルム
5.6を介して、インナーリード4aを180度折り曲
げ、インナーリード先端4bを半導体素子8の短辺方向
に沿って配置することにより、インナーリード4aのリ
ード長を長くとることができるので、モールド領域内で
リードをしっかりと保持することができるようになる。
また、これによってリードの抜けや水の浸入が確実に防
止されるようになる。これに対して、従来のリードフレ
ームでは、モールド領域でのインナーリードの引き回し
ができなく、前述のような問題が生じてしまうことは容
易に理解することができる。
さらに、第5図から明らかなように、本発明のリードフ
レーム1は、従来例のリードフレームに比べて、 リー
ド部先端4bが半導体素子8のポンディングパッド7の
近くまできているので、ワイヤー9も短くて済へ 半導
体素子8のエツジとワイヤー9とのショート(ワイヤー
ショート)等のトラブルも回避することができる。
なお、本発明は、前述の実施例に限定されるものではな
く1種々の設計変更が可能である。
例えば前述の実施例では、第1及び第2絶縁フィルム5
.6としてポリイミド樹脂のフィルムを用いるものとし
ているが、第6図に示すように、本発明は、第1及び第
2絶縁フイルムに熱硬化性ポリイミド10の液状樹脂の
熱硬化からなる絶縁フィルムを用いることもできる。そ
の場合、半導体素子8の接着方法は前述のリードフレー
ムの場合と同様であると共に、その作用効果も前述のリ
ードフレームと同様である。
[発明の効果] 以上、本発明によれば、゛モールド領域内でのインナー
リードのリード長を長く設けることができるので、モー
ルド領域内でリード部をしっかり保持して、確実な封止
を実現することができる。したがって、 リードの抜け
や水の侵入等の問題を確実に防止することができるよう
になり、 リードフレームの信頼性が大幅に向上する。
さらに、リード部先端と半導体素子上のポンディングパ
ッドとの距離が短くなるので、その分ワイヤーも短くて
済へ トランスファーモールド時における半導体素子の
エツジとワイヤとのショートやワイヤの流れ等のトラブ
ルも確実に回避することができる。
【図面の簡単な説明】
第1図は、本発明に係るリードフレームの一実施例を示
す平面図、第2図はそのリードフレームのインナーリー
ド部を部分的に示し、 (a)はその部分拡大平面図、
 (b)は(a)におけるnb−nbに沿う断面図、第
3図はインナーリードの先端を示す図、第4図は間に絶
縁フィルムを介在させてインナーリードを折曲げた状態
を示す図、第5図は本発明のリードフレームと従来のリ
ードフレームとの比較を説明する図、第6図は本発明の
リードフレームの変形例を示し、 (a)はその部分拡
大平面図、 (b)は(a)におけるvtb−■b線に
沿う断面図、第7図はそれぞれのメモリ容量の半導体素
子を搭載した従来のリードフレームを示す図である。

Claims (3)

    【特許請求の範囲】
  1. (1)搭載する半導体素子の電極に接続されるインナー
    リードを少なくとも備えたリードフレームにおいて、 前記インナーリードは、その先端が前記半導体素子の辺
    の少なくとも一辺に沿って配置されるように折り曲げら
    れた折曲部を有し、このインナーリードの折曲部と他の
    部分との間に第1絶縁層を介設し、さらに前記インナー
    リードの折曲部上の前記半導体素子が搭載される位置に
    第2絶縁層を設けることを特徴とするリードフレーム。
  2. (2)前記第1及び第2絶縁層は、それぞれポリイミド
    を主成分とする樹脂フィルムから形成されていることを
    特徴とする請求項1記載のリードフレーム。
  3. (3)前記第1及び第2絶縁層は、それぞれ熱硬化性ポ
    リイミドを主成分とする液体樹脂の熱硬化層から形成さ
    れていることを特徴とする請求項1記載のリードフレー
    ム。
JP31934889A 1989-12-08 1989-12-08 リードフレーム Pending JPH03180056A (ja)

Priority Applications (1)

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JP31934889A JPH03180056A (ja) 1989-12-08 1989-12-08 リードフレーム

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JP31934889A JPH03180056A (ja) 1989-12-08 1989-12-08 リードフレーム

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Publication Number Publication Date
JPH03180056A true JPH03180056A (ja) 1991-08-06

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ID=18109153

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Application Number Title Priority Date Filing Date
JP31934889A Pending JPH03180056A (ja) 1989-12-08 1989-12-08 リードフレーム

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JP (1) JPH03180056A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5220195A (en) * 1991-12-19 1993-06-15 Motorola, Inc. Semiconductor device having a multilayer leadframe with full power and ground planes

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5220195A (en) * 1991-12-19 1993-06-15 Motorola, Inc. Semiconductor device having a multilayer leadframe with full power and ground planes

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