JPH03179911A - 差動増幅回路 - Google Patents
差動増幅回路Info
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- JPH03179911A JPH03179911A JP31987989A JP31987989A JPH03179911A JP H03179911 A JPH03179911 A JP H03179911A JP 31987989 A JP31987989 A JP 31987989A JP 31987989 A JP31987989 A JP 31987989A JP H03179911 A JPH03179911 A JP H03179911A
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- 230000004913 activation Effects 0.000 claims abstract description 10
- 230000000295 complement effect Effects 0.000 claims abstract description 3
- 230000003321 amplification Effects 0.000 abstract description 2
- 238000003199 nucleic acid amplification method Methods 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 4
- 238000000034 method Methods 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 101100263704 Arabidopsis thaliana VIN3 gene Proteins 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
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- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は差動増幅回路に係り、特に２つの信号の微小な
電位差を増幅し、かつカレントミラー負荷回路を有する
差動増幅回路に関する。
電位差を増幅し、かつカレントミラー負荷回路を有する
差動増幅回路に関する。
第３図は従来の差動増幅回路を示す回路図である。第３
図において、本差動増幅回路は、入力信号端子１．２と
、出力信号端子４と、Ｐチャネル型ＭＯＳトランジスタ
（以後ＰＭＯ８Ｔと略す）８．９よりなる負荷素子と、
Ｎチャネル型ＭＯＳトランジスタ（以後ＮＭＯ８Ｔと略
す）６，７よりなる駆動素子と、ゲートに差動増幅回路
活性化信号φ３が入力信号端子３から加えられる差動増
幅回路の活性化用ＮＭＯ８Ｔ５と、駆動用ＮＭＯ８Ｔ６
．７の共通節点１０と、負荷用ＰＭＯ８Ｔ８と駆動用Ｎ
ＭＯＳ Ｔ ９との共通節点１１とを備えている。
図において、本差動増幅回路は、入力信号端子１．２と
、出力信号端子４と、Ｐチャネル型ＭＯＳトランジスタ
（以後ＰＭＯ８Ｔと略す）８．９よりなる負荷素子と、
Ｎチャネル型ＭＯＳトランジスタ（以後ＮＭＯ８Ｔと略
す）６，７よりなる駆動素子と、ゲートに差動増幅回路
活性化信号φ３が入力信号端子３から加えられる差動増
幅回路の活性化用ＮＭＯ８Ｔ５と、駆動用ＮＭＯ８Ｔ６
．７の共通節点１０と、負荷用ＰＭＯ８Ｔ８と駆動用Ｎ
ＭＯＳ Ｔ ９との共通節点１１とを備えている。
今、信号φ３が高（Ｈｉｇｈ）レベルとなり、差動増幅
回路が活性化され、入力端子１，２に微小電位差の入力
信号が入力された場合、入力端子１の電位をＶｒＮ３＋
入力端子２の電位をＶｒＮＢ３とし、ＣＶ ＩＮ３ ＞
Ｖ ｌＮＢ５ ）とすると、トランジスタ６゜７のゲ
ート・ソース間電位は、それぞれＣＶｙｓＶＡａｏ＋＞
Ｖｔ＋ｕ＋ａ ＶＡ３ｏ＋１となり、トランジスタ６
゜７のコンダクタンスは、ＣｇＮｓｏ＋＞ ｇ＋ｕｏｚ
ｌとなって、〔■Ａ３ｏ２〉■ｏＵＴ３〕となる。この
時の〔■Ａ３ｏ２ＶｏｕＴ３） ／ （ＶＩＮ３ Ｖ
ｒＮＢ３））がゲインである。ここで、ＶＡ３０１は節
点１０の電位、ｇ Ｎ３０１１ ｇ Ｎ３０２は、トラ
ンジスタ６．７のコンダクタンス、ＶＯＩＩＴ３は出力
端子４の電位。
回路が活性化され、入力端子１，２に微小電位差の入力
信号が入力された場合、入力端子１の電位をＶｒＮ３＋
入力端子２の電位をＶｒＮＢ３とし、ＣＶ ＩＮ３ ＞
Ｖ ｌＮＢ５ ）とすると、トランジスタ６゜７のゲ
ート・ソース間電位は、それぞれＣＶｙｓＶＡａｏ＋＞
Ｖｔ＋ｕ＋ａ ＶＡ３ｏ＋１となり、トランジスタ６
゜７のコンダクタンスは、ＣｇＮｓｏ＋＞ ｇ＋ｕｏｚ
ｌとなって、〔■Ａ３ｏ２〉■ｏＵＴ３〕となる。この
時の〔■Ａ３ｏ２ＶｏｕＴ３） ／ （ＶＩＮ３ Ｖ
ｒＮＢ３））がゲインである。ここで、ＶＡ３０１は節
点１０の電位、ｇ Ｎ３０１１ ｇ Ｎ３０２は、トラ
ンジスタ６．７のコンダクタンス、ＶＯＩＩＴ３は出力
端子４の電位。
通常、差動増幅回路では、その入力信号の電位と電位差
に応じて所望のゲインが得られるように、各構成トラン
ジスタの寸法を設定する。一方、ＩＣ製造時のプロセス
条件等の変動により、ＰＭＯ８Ｔ、ＮＭＯ８Ｔのコンダ
クタンス比が変化し、今、仮にＰＭＯ８Ｔのコンダクタ
ンスが増大し、ＮＭＯ８Ｔのコンダクタンスが減少した
とすると、節点１１の電位Ｖ Ａ ３０２が上昇し、ト
ランジスタ８．９のゲート電位が上がることにより、ト
ランジスタ８，９のコンダクタンスが減少し、ＰＭＯ８
Ｔ、、ＮＭＯ８Ｔのコンダクタンス比がプロセス平常時
とほぼ同じに保たれるため、所望のゲインが得られる。
に応じて所望のゲインが得られるように、各構成トラン
ジスタの寸法を設定する。一方、ＩＣ製造時のプロセス
条件等の変動により、ＰＭＯ８Ｔ、ＮＭＯ８Ｔのコンダ
クタンス比が変化し、今、仮にＰＭＯ８Ｔのコンダクタ
ンスが増大し、ＮＭＯ８Ｔのコンダクタンスが減少した
とすると、節点１１の電位Ｖ Ａ ３０２が上昇し、ト
ランジスタ８．９のゲート電位が上がることにより、ト
ランジスタ８，９のコンダクタンスが減少し、ＰＭＯ８
Ｔ、、ＮＭＯ８Ｔのコンダクタンス比がプロセス平常時
とほぼ同じに保たれるため、所望のゲインが得られる。
〔発明が解決しようとする課題〕
前述した従来の差動増幅回路では、入力端子３の活性化
信号φ３が”Ｈｉ ｇ ｈ ”に活性化されると、通常
トランジスタ８，９、トランジスタロ。
信号φ３が”Ｈｉ ｇ ｈ ”に活性化されると、通常
トランジスタ８，９、トランジスタロ。
７は完全なＯＮ、ＯＦＦ状態にならずに、トランジスタ
８．トランジスタ６、トランジスタ５．及びトランジス
タ９．トランジスタ７、トランジスタ５の導電路を通し
て、定常電流が流れる。従って、多ビツト出力構成など
の場合には、同時に活性化される差動増幅回路が多くな
るため、動作電流が極めて増大してしまうといった欠点
がある。
８．トランジスタ６、トランジスタ５．及びトランジス
タ９．トランジスタ７、トランジスタ５の導電路を通し
て、定常電流が流れる。従って、多ビツト出力構成など
の場合には、同時に活性化される差動増幅回路が多くな
るため、動作電流が極めて増大してしまうといった欠点
がある。
本発明の目的は、前記欠点が解決され、動作電流が一時
的に増大しないようにした差動増幅回路を提供すること
にある。
的に増大しないようにした差動増幅回路を提供すること
にある。
本発明の差動増幅回路の構成は、ＭＯＳトランジスタで
構成されたカレントミラー回路からなる第１の負荷回路
と、差動入力信号対をゲート入力とするＭＯＳトランジ
スタからなる第２の負荷回路とが、相補の負荷回路活性
信号により各々制御され、前記差動入力信号対をゲート
入力とする差動ＭＯＳトランジスタロからなる駆動回路
に接続されていることを特徴とする。
構成されたカレントミラー回路からなる第１の負荷回路
と、差動入力信号対をゲート入力とするＭＯＳトランジ
スタからなる第２の負荷回路とが、相補の負荷回路活性
信号により各々制御され、前記差動入力信号対をゲート
入力とする差動ＭＯＳトランジスタロからなる駆動回路
に接続されていることを特徴とする。
次に、図面を参照しながら本発明を説明する。
第１図は本発明の第１の実施例の差動増幅回路を示す回
路図である。
路図である。
第１図において、本実施例の差動増幅回路は、ＰＭＯ８
Ｔ１９乃至２２．１５乃至１８と、ＮＭＯ８Ｔ１３，１
４．２４と、入力端子１，２と、出力端子４と、差動増
幅回路活性化信号φ１１が入力される入力端子３と、負
荷回路切換え用外部入力信号φ１２．Ｔ丁Ｉが印加され
る入力端子２３．１２と、ソースが電源に接続されかつ
ドレインがトランジスタ２１．２２にミラー接続され、
第１の負荷素子となるトランジスタ１９．２０と、ソー
スが電源に接続されかつドレインがトランジスター７．
１８に接続され、第２の負荷素子となるトランジスタ１
５．１６と、ソースがトランジスター９．２０に接続さ
れかつドレインがトランジスタ１３．１４に接続され、
そのゲートには負荷回路切換え信号φ１２が入力される
トランジスタ２１．２２と、ソースがトランジスタ１５
゜１６に接続されかつドレインがトランジスタ１３．１
４に接続され、そのゲートに負荷回路切換え信号ＴＴ”
Ｅが入力されるトランジスタ１７゜１８と、ドレインが
トランジスタ２Ｌ１７；トランジスタ２２．１８に接続
されかつソースは共通となり、活性化トランジスタ２４
に接続されるトランジスタ１３．１４とを含み、構成さ
れる。
Ｔ１９乃至２２．１５乃至１８と、ＮＭＯ８Ｔ１３，１
４．２４と、入力端子１，２と、出力端子４と、差動増
幅回路活性化信号φ１１が入力される入力端子３と、負
荷回路切換え用外部入力信号φ１２．Ｔ丁Ｉが印加され
る入力端子２３．１２と、ソースが電源に接続されかつ
ドレインがトランジスタ２１．２２にミラー接続され、
第１の負荷素子となるトランジスタ１９．２０と、ソー
スが電源に接続されかつドレインがトランジスター７．
１８に接続され、第２の負荷素子となるトランジスタ１
５．１６と、ソースがトランジスター９．２０に接続さ
れかつドレインがトランジスタ１３．１４に接続され、
そのゲートには負荷回路切換え信号φ１２が入力される
トランジスタ２１．２２と、ソースがトランジスタ１５
゜１６に接続されかつドレインがトランジスタ１３．１
４に接続され、そのゲートに負荷回路切換え信号ＴＴ”
Ｅが入力されるトランジスタ１７゜１８と、ドレインが
トランジスタ２Ｌ１７；トランジスタ２２．１８に接続
されかつソースは共通となり、活性化トランジスタ２４
に接続されるトランジスタ１３．１４とを含み、構成さ
れる。
次に本実施例を第４図の動作波形も参照して動作を説明
する。今、時刻ｔ１でトランジスタ２４に入力端子３か
ら活性化信号φ１１のＨｉ ｇ ｈレベルが加えられ、
入力端子１．２に微小電位差の入力信号が入力され、［
Ｖ ＩＮＩ ＞ Ｖ １ＮＢ＋ ）である（ＶｒＮ＋は
入力端子１の電圧、 ＶＩＮＢＩは入力端子２の電圧）
とすると、この時刻ｔ１では、信号φ１２がＬＯＷレベ
ル、 信号ｒｗがＨｉ ｇ ｈレベルとなっており、ト
ランジスタ１９．２０よりなる第１の負荷回路が活性化
されている。従って、時刻ｔ＋後は、この第■の負荷回
路よりなる、カレン６− トミラー回路で微小信号が増幅され、プロセス変動に対
してもＰＭＯ８Ｔ、ＮＭＯ８Ｔのコンダクタンス比が一
定に保たれ、安定した増幅を行うことができる。
する。今、時刻ｔ１でトランジスタ２４に入力端子３か
ら活性化信号φ１１のＨｉ ｇ ｈレベルが加えられ、
入力端子１．２に微小電位差の入力信号が入力され、［
Ｖ ＩＮＩ ＞ Ｖ １ＮＢ＋ ）である（ＶｒＮ＋は
入力端子１の電圧、 ＶＩＮＢＩは入力端子２の電圧）
とすると、この時刻ｔ１では、信号φ１２がＬＯＷレベ
ル、 信号ｒｗがＨｉ ｇ ｈレベルとなっており、ト
ランジスタ１９．２０よりなる第１の負荷回路が活性化
されている。従って、時刻ｔ＋後は、この第■の負荷回
路よりなる、カレン６− トミラー回路で微小信号が増幅され、プロセス変動に対
してもＰＭＯ８Ｔ、ＮＭＯ８Ｔのコンダクタンス比が一
定に保たれ、安定した増幅を行うことができる。
次に、入力差電圧が十分に開いた時刻ｔ２（ｔｔ＜ｔ２
）では、出力端子４の出力はある一定の“ＬＯＷ′ルベ
ルに増幅されている。この時信号φ１２をＨｉ ｇ ｈ
レベル、信号ＴＴＩをＬＯＷレベルに切り換えることに
より、第１の負荷回路を切り離し、トランジスタ１５．
１６’よりなる第２の負荷回路を活性化させる。この第
２の負荷回路のトランジスタ１５．１６及び駆動回路の
トランジスタ１３．１４には、十分な入力差電圧信号（
入力端子１．２の信号）がゲートに入力されるので、入
力端子１，２の差電圧が十分にある時刻ｔ２においては
、トランジスタ１５はより“ＯＦＦ’”状態に近くなり
、トランジスタ１６は、よりＯＮ ”状態に近くなる。
）では、出力端子４の出力はある一定の“ＬＯＷ′ルベ
ルに増幅されている。この時信号φ１２をＨｉ ｇ ｈ
レベル、信号ＴＴＩをＬＯＷレベルに切り換えることに
より、第１の負荷回路を切り離し、トランジスタ１５．
１６’よりなる第２の負荷回路を活性化させる。この第
２の負荷回路のトランジスタ１５．１６及び駆動回路の
トランジスタ１３．１４には、十分な入力差電圧信号（
入力端子１．２の信号）がゲートに入力されるので、入
力端子１，２の差電圧が十分にある時刻ｔ２においては
、トランジスタ１５はより“ＯＦＦ’”状態に近くなり
、トランジスタ１６は、よりＯＮ ”状態に近くなる。
一方、駆動回路のトランジスタ１３はより“ＯＮ”状態
に、トランジスタ１４はより“ＯＦＦ”状態になり、第
２の負荷回路から、駆動回路のＮＭＯ８Ｔを介して流れ
る貫通電流は非常に少なくなる。
に、トランジスタ１４はより“ＯＦＦ”状態になり、第
２の負荷回路から、駆動回路のＮＭＯ８Ｔを介して流れ
る貫通電流は非常に少なくなる。
つまり、微小の差電位が入力されるときには、カレント
ミラー負荷回路が働いて安定な増幅作用をし、一方十分
な差電位をもった入力信号になったときには、貫通電流
の流れるカレントミラー負荷回路を切り離して、同一信
号をゲート入力とする負荷ＰＭＯ８Ｔ及び駆動ＮＭＯ８
Ｔを直列に接続する様にして、貫通電流を抑えることが
できる。
ミラー負荷回路が働いて安定な増幅作用をし、一方十分
な差電位をもった入力信号になったときには、貫通電流
の流れるカレントミラー負荷回路を切り離して、同一信
号をゲート入力とする負荷ＰＭＯ８Ｔ及び駆動ＮＭＯ８
Ｔを直列に接続する様にして、貫通電流を抑えることが
できる。
本実施例は、従来の差動増幅回路と異なり、２対の分離
された負荷回路を有することを特徴とする。
された負荷回路を有することを特徴とする。
第２図は本発明の第２の実施例の差動増幅回路を示す回
路図である。
路図である。
第２図において、本実施例の差動増幅回路は、Ｐチャネ
ル型ＭＯＳトランジスタ３１乃至３６と、Ｎチャネル型
ＭＯＳトランジスタ１３，１４．２４と、出力端子４と
、入力端子１．２と、信号入力端子３と、信号φλ入力
端子２と、信号Ｔ入力端子２３とを備えている。
ル型ＭＯＳトランジスタ３１乃至３６と、Ｎチャネル型
ＭＯＳトランジスタ１３，１４．２４と、出力端子４と
、入力端子１．２と、信号入力端子３と、信号φλ入力
端子２と、信号Ｔ入力端子２３とを備えている。
本実施例では、負荷回路切換え信号の入力されるＰＭＯ
８Ｔ３６を、電源と負荷回路ＰＭＯ８Ｔ３１．３２のソ
ース間に接続したものである。
８Ｔ３６を、電源と負荷回路ＰＭＯ８Ｔ３１．３２のソ
ース間に接続したものである。
本実施例は、前述した第１の実施例と同様に動作し、効
果もほぼ同様であるが、素子数２個省略できる利点があ
る。
果もほぼ同様であるが、素子数２個省略できる利点があ
る。
以上説明した様に、本発明は、カレントミラー型負荷回
路と、差動入力信号をゲート入力とする負荷回路とを切
り換えることができ、微小の差動入力信号のときは、前
記カレントミラー負荷回路に接続して、プロセス変動、
及び入力レベル変動に対し、安定動作をさせ、一方充分
な差動入力信号になったときは、前記差動入力信号をゲ
ート入力とする負荷回路に切り換えられるので、差動増
幅回路に流れる貫通電流が非常に少なくなるという効果
がある。
路と、差動入力信号をゲート入力とする負荷回路とを切
り換えることができ、微小の差動入力信号のときは、前
記カレントミラー負荷回路に接続して、プロセス変動、
及び入力レベル変動に対し、安定動作をさせ、一方充分
な差動入力信号になったときは、前記差動入力信号をゲ
ート入力とする負荷回路に切り換えられるので、差動増
幅回路に流れる貫通電流が非常に少なくなるという効果
がある。
第１図は本発明の第１の実施例の差動増幅回路９
を示す回路図、第２図は本発明の第２の実施例の回路図
、第３図は従来の差動増幅回路を示す回路図、第４図は
第１の回路のタイミング波形図である。 ８．９．１５乃至２２．３１乃至３６・・・・・・Ｐチ
ャネル型ＭＯＳトランジスタ、５，６，７，１３゜１４
．２４・・・・・・Ｎチャネル型ＭＯＳトランジスタ、
１．２・・・・・・入力端子、４・・・・・・出力端子
、３・・・・・・差動増幅回路活性化信号入力端子、１
２．２３・・・・・・負荷回路切り換え信号入力端子。
、第３図は従来の差動増幅回路を示す回路図、第４図は
第１の回路のタイミング波形図である。 ８．９．１５乃至２２．３１乃至３６・・・・・・Ｐチ
ャネル型ＭＯＳトランジスタ、５，６，７，１３゜１４
．２４・・・・・・Ｎチャネル型ＭＯＳトランジスタ、
１．２・・・・・・入力端子、４・・・・・・出力端子
、３・・・・・・差動増幅回路活性化信号入力端子、１
２．２３・・・・・・負荷回路切り換え信号入力端子。
Claims (1)
- ＭＯＳトランジスタで構成されたカレントミラー回路か
らなる第１の負荷回路と、差動入力信号対をゲート入力
とするＭＯＳトランジスタからなる第２の負荷回路とが
、相補の負荷回路活性信号により各々制御され、前記差
動入力信号対をゲート入力とする差動ＭＯＳトランジス
タ対からなる駆動回路に接続されていることを特徴とす
る差動増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31987989A JPH03179911A (ja) | 1989-12-08 | 1989-12-08 | 差動増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31987989A JPH03179911A (ja) | 1989-12-08 | 1989-12-08 | 差動増幅回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03179911A true JPH03179911A (ja) | 1991-08-05 |
Family
ID=18115258
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31987989A Pending JPH03179911A (ja) | 1989-12-08 | 1989-12-08 | 差動増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03179911A (ja) |
-
1989
- 1989-12-08 JP JP31987989A patent/JPH03179911A/ja active Pending
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