JPH03171984A - 自走システムクロックでアナログビデオ信号を処理するデジタル回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （技術分野） 本発明はアナログビデオ信号を処理するディジタル回路
装置に関連し、該回路装置はビデオ信号に連結されてい
ない固定システムクロックて動作し（ここでシステムク
ロックで使用できるディジタルビデオ信号が処理され）
、かつ該回路装置はシステムクロックにより予め規定さ
れた同期信号ラスタにディジタル信号を変換するために
使用される補正メモリ（ｃｏｒｒｅｃｔｉｏｎ　ｍｅｍ
ｏｒｙ　）と、デシメータを持つ補間器（ｉｎｔｅｒｐ
ｏｌａｔｏｒ　ｗｉｔｈ　ｄｅｃｉｍａｔｏｒ）を具え
ている。

（背景技術） このタイプの回路装置は刊行物、「テレビと映画技術（
Ｆｅｒｎｓｅｈ−　ｕｎｄ　Ｋｉｎｏ−Ｔｅｃｈｎｉｋ
　）　Ｊ　、Ｖｏｌ．４０、Ｎｏ．３／１９８６　、頁
１０５−Ｉｌｌから既知である。

この刊行物では自走クロツク（ｆｒｅｅ　ｒｕｎｎｉｎ
ｇ　ｃｌｏｃｋ）で動作するテレビジョン受信機の動作
の基本モードが簡単に述べられている。この点について
自走クロックは、ディジタルモードに変換されたビデオ
信号か処理されるシステムクロックが全体としてビデオ
信号とは無関係てあり、かつそのカラーバースト周波数
あるいはその水平周波数のいずれとも無関係であること
を示すものと理解されている。上記の刊行物は、システ
ムクロックでサンプルされた人力信号と、自走システム
クロックから導かれた水平および垂直偏向ラスタとの間
の非同期性（ａｓｙｎｃｈｒｏｎｉｓｍ）を除去するた
めにバッファと補間器が備えられていることを述べてい
る。このバッファと補間器のさらに詳しい動作モードは
この刊行物からは理解できない。

欧州特許出願第ＥＰ−Ａ　０，　３００，　６３３号は
、固定クロック速度でビデオ信号をサンプルし、それら
を同じ速度で処理し、かつこれらの信号をアナログモー
ドに再変換するタイムベースエラー補正装置を開示して
いる。そのような装置の目的は、アナログ入力信号のタ
イムベースエラーを補正することである。この装置は適
応補間フィルタ（ａｄａｐｔｉｖｅｉｎｔｅｒｐｏｌａ
ｔｉｏｎ　ｆｉｌｔｅｒ）を具え、これはどんなタイム
ベースエラーも生起しないいくつかの時点をサンプルし
た時点で、サンプルされたビデオ信号の値を発生するた
めに使用される。この目的で、適応補間フィルタはシフ
トレジスタにディジタルビデオ信号の８１ｍｌの連続サ
ンプル値を蓄積する。

毎回４個の蓄積サンプル値が評価係数（ｅｖａｌｕａｔ
　ｉｏｎｆａｃｔｏｒ）により乗算され、引き続いて加
算される。

このような態様で、タイムベースエラー補正が行われて
時間エラーかサンプル期間より小さくなる。

サンプル期間の整数倍である時間エラーを補正するため
に、シフトレジスタに蓄積されたサンプル値がら適当な
４個のサンプル値が選択される。このようにして、この
フィルタに対していくつかのサンプル値の狭い時間依存
範囲内でサンプルクロックの整数倍でタイムベ＝スエラ
ー補正を実行し、かつ補間を用いてサンプル期間より小
さいタイムベースエラーの補償を行うことが可能である
。

（発明の開示） 本発明の目的は前文で述べられたタイプの改良されかつ
実際に実現できるディジタル回路装置を与えることであ
る。

本発明によってこの目的は達成され、これは補正メモリ
か１つの画像ラインの各サンプル値を蓄積するよう配設
された所定の数のメモリセクションを有し、ここで該サ
ンプル値はシステムクロックで読み書きされ、 まだ変換されていないビデオ信号の各同期パルスがメモ
リセクションに、引き続いて起こる画像ラインの書き込
みプロセスをトリガし、かつシステムクロックから導か
れた各水平同期パルスか以前に読まれた画像ラインに続
く画像ラインの読み取りプロセスをトリガしている。

この回路装置において、アナログビデオ信号はビデオ信
号に連結されていない固定システムクロックでサンプル
される。このような態様でディジタルビデオ信号が得ら
れ、そのサンプルクロックは入力信号と同期か外れてい
る。この点に関して、システムクロックの周波数はサン
プル理論の要件を留意しながら任意に選択できるという
基本的利点が存在する。さらに、この自由に選択できる
単一クロックはフィールドメモリあるいはフレームメモ
リが使用され、かつメモリ回路構成と値段が可能な限り
最低レベルに維持できるようにその周波数か選択できる
場合に有利である。ビデオ信号のタイムベースエラー補
正にメモリが使用される既知の別の解決法に関して、該
メモリは種々のクロックでそれぞれ書き込みあるいは読
み出され、通常書き込みクロックは一方向あるいは他の
方向てビデオ信号それ自身に連結され、１つのクロック
しか存在しないように種々のクロツク間の干渉か生じな
いという理由、ならびにフェーズロノクトループ（ｐｈ
ａｓｅ−ｌｏｃｋｅｄ　ｌｏｏｐ　）とビデオ信号にク
ロックの１つを連結するそれと同しものか余分になると
いう理由でますます有利である。

水平同期信号を具える上述の態様て生成されたディジタ
ルビデオ信号はこの水平同期信号のパルスとは無関係に
補正メモリに書き込まれる。各水平同期パルスは補正メ
モリのメモリセクションに書き込むべき次のラインを生
じる。このような態様で、補正メモリのメモリセクショ
ンは連続画像ラインで連続的に書き込まれる。

メモリセクションから画像ラインを読み取るプロセスは
もはやビデオ信号に依存しないが、しかし連結されてい
ないシステムクロックに依存して発生される水平同期信
号に応じて実行される。水平同期信号のこのようにして
発生された各パルスにおいて、画像ラインは補正メモリ
のメモリセクションから読み取られる。言うまでもない
が、画像ラインは書き込まれたのと同じ順序でメモリセ
クションから読み出される。システムクロックに依存し
て発生された水平同期信号は、パルスがビデオ信号に含
まれた水平同期信号と同じ時間距離で起こるような態様
で通常発生される。しかし２つの信号のこの理論的一致
はタイムベースエラーが起こり得るという理由で実際に
は常にそうではない。これは特にビデオレコーダによる
ビデオ信号の再生で保持されている。

そのようなタイムベースエラーが起こる場合には、２つ
の水平同期信号のパルスはもはや同期していない。信号
のこの非同期性は補正メモリを用いて補償される。しか
し、補正メモリはサンプル速度の整数倍の非同期性につ
いて補償できるだけである。補正メモリの上述の動作方
法において、これは自動的に実行され、従って２つの水
平同期パルスはもはや同時に起こらない。その場合、画
像ラインの書き込み読み取りプロセスはもはや同期して
実行されない。

実際のテストにより実証されたように、ビデオレコーダ
からの信号によって２つの信号の間の位相差の長期平均
（ｌｏｎｇ　ｔｅｒｍ　ｍｅａｎ）はほほ零と仮定され
、従って補正メモリの才一バーフローは起こらないであ
ろう。

既に変換されたビデオ信号が一度補正メモリに残される
と、それは欧州特許出願第ＲＰ−Ａ　０．　３００，　
６３３号に記載されたように動作するデシメータを持つ
補間器に印加される。デシメータを持つこの補間器にお
いて、別の微細変換（ｆｉｎｅ−ｃｏｎｖｅｒｓｉｏｎ
　）、すなわちサンプル期間より短い位相補償が実行さ
れる。これはディジタルテレビジョン信号の才一バーサ
ンプリングと中間値の計算により実行される。デシメー
タを持つ補間器の複雑性により、例えばｌ６中間値まで
か２つのサンプルクロツク間で計算される。ビデオ信号
かデシメータを持つ補間器に残された後、それはシステ
ムクロックにより予め規定された水平同期信号ラスタと
ほぼ完全に同期している。

できる限り正確に実行すべきこの位相補償に対して、２
つの水平同期信号のパルスを最も正確に検出する必要か
ある。これは特にテレビジョン信号に含まれた水平同期
信号に保持される。というのは、パルスエッジの急峻性
（ｓｔｅｅｐｎｅｓｓ　）のレベル揺動は伝送妨害の結
果、あるいは、例えばビデオレコーダを用いて再生か実
行される場合にしばしば起こるからである。このために
、本発明による別の実施例によると、 なお変換されていないデイジタルビデオ信号が低域通過
フィルタに印加され、その後で、そこに含まれた水平同
期パルスが分離されかつエッジ検出器か後続する分離回
路に印加され、パルスの後縁か所定の公称値に到達した
時にこの検出器で検出され、かつ該検出器は画像ライン
の読み取りブロセスをトリガするために制御信号を必要
に応じて補正メモリに印加し、かつ システムクロックから導かれた水平同期パルスの後縁か
所定の公称値に到達する度毎に書き込みプロセスかトリ
ガされること、 か規定されている。

本発明の別の実施例によると、 各画像ラインのデータか所定の順序で個別メモリセクシ
ョンに書き込まれる書き込みサイクルの間に画像ライン
データかメモリセクションに書き込まれ、第１メモリセ
クションは最後のメモリセクションか書き込まれてしま
った後で再スタートされ、かつ ビデオ信号をシステムクロックに変換する必要が無いな
らば、書き込みサイクルと比べて、予めセットされた数
のメモリセクションによりシフトされる同様なサイクル
でデータが読み出されること、 か規定されている。

既に上に述べたように、入力信号に含まれた同期１言号
ラスタとシステムクロックに依存して発生された同期信
号ラスタとの間の位相差の長期平均値はほぼ零であるよ
うに見える。この理由で、補正メモリは例えば画像が画
像ラインを有するほど多くのメモリセクション有する必
要がない。むしろ繰り返して書き込まれる相対的に少数
のメモリセクソヨンを有することで十分であろう。これ
はメモリセクションが所定の順序で書き込まれ、最後の
メモリセクションが書き込まれた後で、以前に既に書き
込まれた第１メモリセクションか再び書き込まれること
を意味している。

メモリセクションからの画像ラインの読み取りプロセス
は同じサイクルの間に実行される。しかしこの読み取り
サイクルは数メモリセクションだけ書き込みサイクルに
対してシフトされている。

２つのサイクルのこのシフトは実行すべき位相補償の関
数として増大あるいは減少することができＱＯ メモリセクションの使用を最適化するために、本発明の
別の実施例に規定されたように、とんな変換も起こらな
いならば、読み取りサイクルが書き込みサイクルに対し
てシフトされるメモリセクションの数が使用できるメモ
リセクションの総数の約半分であることか有利である。

たとえビデオレコーダからのビデオ信号の再生であって
も、本発明の別の実施例に従って規定されたように４個
のメモリセクションで十分であるように見える。

本発明の別の実施例によると、位相バッファのｌメモリ
位置が補正メモリの各メモリセクションに固定的に割り
当てられ、かつ変換されないビデオ信号の水平同期パル
スの後縁の検出に基づいて、ビデオ信号の次のサンプル
値がメモリセクションに割り当てられたメモリ位置に蓄
積され、デシメータを持つ補間器により実行すべき変換
の測度としてそのメモリ位置に次の画像ラインが書き込
まれることが規定されている。

ビデオ信号の変換かサンプル期間の整数倍により補正メ
モリで起こった後、入力信号とシステムクロックの水平
同期信号ラスタとの間の位相差を補償するために、サン
プル期間より小さい位相補償を生ずる微細変換がデシメ
ータを持つ補間器を用いて実行される。この目的で、ビ
デオ信号に含まれた水平同期パルスのパルスの検出に続
くビデオ信号の次のサンプル値を蓄積することは有利で
ある。というのは、このサンプル値はこのサンプル値が
表すレベルの高さに依存してデシメータを持つ補間器に
よりなお実行すべき変換の測度を表しているからである
。本発明に従って、これらのサンプル値は関連する画像
ラインへの固定割り当てによって蓄積される。これは位
相バッファのメモリ位置が補正メモリの各メモリセクシ
ョンに固定的に割り当てられることで実行される。補正
メモリの対応メモリセクションに蓄積された画像ライン
に属する上述のサンプル値は次にそのメモリ位置に蓄積
される。

画像ラインの１つが補正メモリのメモリセクションから
読み取られる場合、対応するサンプル値はまた位相バッ
ファのその割り当てられたメモリ位置から読み取られ、
かつ決定すべき必要な変換のためにデシメータをもつ補
間器に供給される。

サンプル値の高さはなお実行すべき変換の測度てある。

しかし、ビデオ信号に含まれた水平同期パルスのエッジ
急峻性か揺動するから（これはしばしば例えばピデ才レ
コーダ再生の場合であるか）これは誤りのある評価とな
ろう。従って、本発明の別の実施例によると、各画像ラ
インに対して、位相バッファの対応メモリ位置でサンプ
ルされた値が特性ライン評価回路（ｃｈａｒａｃｔｅｒ
ｉｓｔｉｃ　ｌｉｎｅｅｖａｌｕａｔｉｏｎ　ｃｉｒｃ
ｕｉｔ）に印加され、該特性ライン評価回路は複数の画
像ラインにわたって平均された水平同期パルスのエッジ
急峻性に応じてデシメータを持つ補間器に制御信号を生
成し、該制御信号はデシメータを持つ補間器により実行
すべきビデオ信号の変換に対する評価を各画像ラインに
示すことが規定されている。

平均化により、実行すべき変換は水平同期パルスのエッ
ジ急峻性とは無関係にメモリ位置に蓄積されたサンプル
値の高さから直接導くことができる。

ビデオ信号レベルの揺動を考慮に入れるために、本発明
の別の実施例によると、位相バツファのメモリ位置から
読み取られた各サンプル値が加算器に印加され、該加算
器で一定しきい値との差が形成され、かつ加算器の出力
信号が特性ライン評価回路に印加されることが規定され
ている。

この異なる構或のために、実行すべき変換はビデオ信号
に含まれた水平同期パルスの絶対レベルとは無関係にこ
の差がら導くことができる。

このようにして見いだされた差は特性ライン評価回路に
印加され、特性ライン評価回路はデシメータを持つ補間
器に制御信号を供給し、同時に複数の画像ラインにわた
って平均化された水平同期パルスのエッジ急峻性を考慮
しており、該制御信号はデシメータを持つ補間器により
実行すべきビデオ信号の変換の測度を各画像ラインに対
して表している。

ビデオ信号に、そしてまたそこに含まれた水平同期信号
にも重畳されるのは雑音あるいは干渉ピークのような干
渉であろう。上述の平均化のために、実行すべき変換は
位相バッファのメモリ位置に蓄積されたサンプル値の高
さから導くことかでき、同時に特性ライン評価を考慮し
、かつこの干渉を無視している。

本発明の別の実施例によると、ビデオ信号に含まれた水
平同期パルスの上述の平均エッジ急峻性は平均値フィル
タ（ｍｅａｎ　ｖａｌｕｅ　ｆｉｌｔｅｒ　）を用し）
て得られ、該平均値フィルタでは複数の画像ラインに対
してビデオ信号に含まれた水平同期パルスの後縁の２つ
の連続するサンプル値の各対間の差が計算かつ蓄積され
、かつこれらの差の平均値信号が生成され、それが特性
ライン評価回路に印加されることが規定されている。

例えばテレビジョンセットあるいはビデオレコーダのよ
うなカラーテレビジョン受信機での使用に対して、本発
明の別の実施例によると、アナログ対ディジタル変換の
後でビデオ信号が分離回路（ｓｅｐａｒａｔｉｏｎ　ｃ
ｉｒｃｕｉｔ）に印加され、該回路ては輝度信号と色度
信号に分離か実行され、その後で該色度信号は復調器で
成分ＵとＶに変換され、補正回路と補間器は輝度信号と
カラー成分ＵおよびＶに対する３つのメモリセクション
あるいはメモリ位置を各画像ラインに対してそれぞれ有
し、かつデシメータを持つ補間器の出力信号が３つのデ
ィジタル対アナログ変換器に印加されることが規定され
ている。

元来アナログであるビデオ信号は最後のディジタル対ア
ナログ変換の後でアナログ形式で使用できる。それは輝
度信号とカラー或分信号ＵおよびＶに細分される。ディ
ジタル対アナログ変換の後、これらの信号は分解（ｄｅ
ｍａｔｒｉｘ）され、次にスクリーンに示すべきＲＧＢ
信号として使用できる。

画像メモリを具えるテレビジョン受信機にこの回路装置
を使用するのは非常に有利である。この目的で、本発明
の別の実施例によると、画像メモリがデシメータを持つ
補間器とディジタル対アナログ変換器の間に挿入されて
いることが規定されている。

もし画像メモリが使用されるなら、直交サンプリングラ
スタあるいはビデオ信号の再生ラスタによって動作する
という理由で本発明によるこの回路装置は特に適当であ
る。このように、もし画像メモリが使用されるなら、例
えば干渉の無い輝度／色度分離、フリッカの無い画像表
示および雑音低減のような３次元ディジタルフィルタ技
術の実現か可能てあろう。

本発明の実施例を図面を参照してさらに説明しよう。

（実施例） 第ｌ図はブロック線図の形で本回路装置の典型的な実施
例を表している。これはアナログ対ディジタル変換器か
らディジタル対アナログ変換器までの完全な信号処理の
線図表現である。このタイプの回路装置は例えばテレビ
ジョン受信機に使用できる。

該回路装置の入力に印加されたアナログビデオ信号（第
１図でＦＢＡＳと参照されている）はまず低域通過フィ
ルタｌに印加され、このフィルタにはアナログ対ディジ
タル変換器２が後続している。

クロック信号、すなわち、例えば水晶発振器てあるクロ
ック発生器３０により生成されたシステムクロックかア
ナログ対ディジタル変換器２に印加される。アナログ対
ディジタル変換器２において、ビデオ信号はディジタル
モードに変換される。サンプル速度はシステムクロック
によって決定される。システムクロックは固定周波数を
有し、ビデオ信号とは無関係である。クロック速度は任
意に選ぶことができるが、サンプル定理の要件が満たさ
れているものと見るべきである。

このようにして見いだされたディジタルビデオ信号は図
面では線図的にのみ表された回路ブロック３に印加され
、このブロックでは輝度信号が色度信号から分離され、
かつここで色度信号は復調される。このプロセスの間に
形成されたカラー信号戒分ＵおよびＶは輝度信号と同じ
態様でさらに処理される。明確化のために、輝度信号の
処理のみが第１図に示されている。この輝度信号は４個
のメモリセクション５，　　６，　　７．．　８を具え
る補正メモリ４に印加される。これらのメモリセクショ
ンの各々は輝度信号の画像ラインのデータを適応させる
よう配列されている。画像ラインは４個のメモリセクシ
ョン５．　　６，　　７．　　８に繰り返しかつ定常的
に書き込まれる。このことは例えば、メモリセクション
５から始めて、画像ラインが４個のメモリセクションに
連続的に書き込まれることを意味している。もし最後の
メモリセクション８か書き込まれると、メモリセクショ
ン５か再び書き込まれる等々である。メモリセクション
への画像ラインの書き込みはディジタルビデオ信号に含
まれた各水平同期信号の先行パルスによってトリガされ
る。

この目的で、これらのパルスは以下の態様で検出される
。すなわち アナログ対ディジタル変換器２の出力信号は低域通過フ
ィルタ９に印加され、その出力信号は分離回路ｌＯに供
給され、ここで水平同期信号のパルスが分離される。こ
の分離回路ｌＯにはエッジ検出器１１が後続し、ここで
パルスの後縁か所定のしきい値（　ＳＷ）に到達すると
検出が行われる。このような場合には、エッジ検出器ｌ
１は補正メモリ４に含まれた制御装置ｌ２に適当な信号
を送る。この信号か起こった後、制御装置１２は次のメ
モリセクションに、引き続く画像ラインの書き込みプロ
セスをトリガする。この書き込みプロセスはエッジ検出
器ｌ１の制御信号に後続するシステムクロックで始まる
。

補正メモリ４の４個のメモリセクション５，６，７．８
に繰り返して書き込まれた阿像ラインは制卯装置１２の
制御の下でこのメモリから読み出される。この読み取り
プロセスは同じサイクルで起こり、すなわち、メモリセ
クション５，　　６，　　７．　　８は以前にデータが
書き込まれたのと同じ順序で読み出される。しかし、図
面に示された典型的な実施例の読み取りサイクルは書き
込みサイクルに対して２メモリセクションだけシフトさ
れている。

どんな変換も可能でないという事実から始めて、例えば
メモリセクション７か読み出され、一方同時に、メモリ
セクション５が書き込まれる。

メモリセクションからの画像ラインの読み取りはシステ
ムクロックから導かれた水平同期パルスとは無関係に起
こる。この目的で、水平同期パルス発生器ｌ３か備えら
れ、それにクロック発生器３０からのクロック信号が印
加される。水平同期パルス発生器１３により発生された
信号は補正メモリ４の制御装置ｌ２に印加される。この
水平同期パルスの各後縁によって、画像ラインの上述の
読み取りプロセスがトリガされ、それは後縁か検出され
た後のシステムクロックの次のパルスで始まる。

補正メモリ４のメモリセクション５から８がビデオ信号
に含まれた水平同期信号とは無関係に書き込まれ、一方
、読み取りプロセスが固定システムクロックにより制御
された水平同期信号に依存して実行されるから、補正メ
モリ４の入力信号と出力信号との間に位相補償が存在す
る。補正メモリのデータの書き込みおよび読み取りプロ
セスはシステムクロックで実行されるから、２つの信号
の間の位相補償、すなわちビデオ信号の変換はンステム
クロックの期間、従ってサンプル期間の整数倍でのみ有
効となる。このことは補正メモリの出力信号が個別の画
像ラインの位相シフトをなお含んでおり、このシフトは
サンプル期間より小さいことを意味している。しかし、
これらの位相変動か光学的に面倒なファクタ（ｏｐｔｉ
ｃａｌｌｙ　ａｎｎｏｙｉｎｇｆａｃｔｏｒ）であるか
ら、補正メモリにはデシメータを持つ補間器１４が後続
し、ここでサンプル期間より小さい残留位相補償か実行
される。

デシメータを持つ補間器ｌ４はアクセスメモリｌ５を具
え、その中に補正メモリ４により生成されたデータが書
き込まれる。シフトレジスタ（図面には別に表されてい
ない）がここで関連し、それはまたこのシステムクロッ
クでクロツクされる。アクセスメモリＩ５に蓄積された
データは線形時間変化フィルタ（ｌｉｎｅａｒ　ｔｉｍ
ｅ−ｖａｒｙｉｎｇ　ｆｉｌｔｅｒ）　１６に印加され
、このフィルタはまたデシメータを持つ補間器の一部分
を形成している。この線形時間変化フィルタ１６は異な
るファクタにより動作し、このファクタによりサンプル
値は信号のサンプル値の間の中間値を計算するよう乗算
される。それ自身既知のこのフィルタの正確な機能はこ
こではこれ以上議論しない。このタイプのフィルタは例
えば前に述べられた欧州特許出願第ＥＰ−Ａ　０．　３
００，　６３３号から既知である。中間値を計算するフ
ィルタにより要求されたファクタは選択器ｌ７を用いて
選択され、これはまたデシメータを持つ補間器ｌ４の一
部分を形成している。しかし適当なファクタを決定する
ために、２つの信号間のどの位相補償か、あるいはビデ
オ信号のどの微細変換かデシメータを持つ補間器１４で
実行すべきかを正確に知る必要がある。この目的で、選
択器ｌ７はどんな微細変換がデシメータを持つ補間器を
用いて実行すべきかを各画像ラインに対して示す信号を
特性ライン評価回路１８から受信する。

特性ライン評価回路１８により生威された信号は以下の
態様で生成される。すなわち、 位相バッファｌ９は低域通過フィルタ９の後に接続され
る。この位相バッファは図画には表されていないメモリ
位置を具えている。補正メモリ４にメモリセクションが
あるのと同様に多くのメモリ位置が正確に存在する。補
正メモリ４の各メモリセクション５から８は位相バッフ
ァ１９のメモリ位置に固定的に割り当てられている。ビ
デオ信号に含まれた水平同期パルスの後縁が検出される
場合、後縁の検出に引き続く最初のサンプル値は位相バ
ッファ１９の関連メモリ位置に書き込まれ、それに加え
て引き続く画像ラインは補正メモリ４のメモリセクショ
ンに書き込まれる。水平同期パルスの後縁に位置するこ
のサンプル値の大きさはなお存在する位相シフトの第１
次測定値（ｐｒｉｍａｒｙｍｅａｓｕｒｅｄ　ｖａｌｕ
ｅ）である。

補正メモリ４のメモリセクションから画像ラインを読み
取る各プロセスによって、その関連測定位相値は位相バ
ッファｌ９から読み取られる。しかし測定値は加算器２
０に印加され、そこでそれはしきい値（　ＳＷ）から引
算される。この態様で、測定された位相値はビデオ信号
の絶対振幅値に無関係になり、従ってレベル変動に無関
係になることか保証される。加算器２０の出力信号は特
性ライン評価回路１８に印加される。

しかし特性ライン評価回路１８によるこの信号の独自の
評価は水平同期パルスの後縁の急峻性を考慮していない
。これに関して、パルスの急峻性が変動するかあるいは
完全に異なっていることを特に考慮すべきである。これ
はビデオレコーダによる信号再生に対して特に保持され
ている。

従って、低域通過フィルタ９の出力信号はシステムクロ
ックでクロックされる微分器２１にさらに印加される。

微分器２ｌにおいて、２つの連続サンプル値間の差は連
続的に形成される。これらの差はサンプルアンドホール
ド回路２２に印加される。

このサンプルアンドホールド回路２２はまたエッジ検出
器１１により供給された制御信号を受信し、この制御信
号はビデオ信号に含まれた水平同期パルスの後縁の検出
を示す。各検出によって、サンプルアンドホールド回路
２２は微分器２１により形成された差を平均値フィルタ
２３に印加する。このように、水平同期パルスの各後縁
に対して、差がこの平均値フィルタ２３に印加される。

これらの差は水平同期パルスの後縁の急峻性を示してい
る。これらの値は平均値フィルタ２３の複数の画像ライ
ンに連続して蓄積される。この平均値は特性ライン評価
回路１８に印加される。特性ライン評価回路１８は加算
器２０により生成された信号を評価し、同時に複数の画
像ラインにわたって平均された水平同期パルスのエッジ
急峻性を考慮し、該信号は導入すべき位相補正の測度で
ある。この態様で、特性ライン評価回路１８によってデ
シメータを持つ補間器ｌ４の選択器ｌ７に印加された制
御信号は非常に正確てある。デシメータを持つ補間器ｌ
４において適当な微細変換か実行できる。ビデオ信号の
サンプル値の間に位置するこの目的で計算された中間値
はディジタル対アナログ変換器２４に印加される。ここ
でディジタル対アナログ変換はまたシステムクロックで
起こる。低域通過フィルタ２５かディジタル対アナログ
変換器の後に接続される。ビデオ信号はこの低域通過フ
ィルタ２５の出力でアナログ形で再び使用可能である。

このビデオ信号は水平同期パルス発生器１３により予め
決定された水平同期信号ラスタに対して適当な位相条件
を有している。

カラー戒分信号ＵおよびＶの処理（図面には示されてい
ない）は同様な態様で補正メモリ４と、デシメータを持
つ補間器ｌ４とて起こる。このことは例えば補正メモリ
４で１つではなくて３つのメモリセクションが各画像ラ
インに対して使用可能であり、輝度信号と画像ラインの
２つのカラー成分信号が３つのメモリセクションに書き
込まれることを意味している。同じことはデシメータを
持つ補間器１４の処理にも維持される。

第２図は第１図に示されたような回路装置て起こる時間
関数としての種々の信号の変化を示している。

曲線ａは水平同期パルス発生器により発生された水平同
期パルスの変化を時間の関数として示している。第２図
て選択された時間セクションにおいて、この信号のパル
スの後縁か認識できる。この信号は離散時点で起こるデ
ィジタル信号である。

議論された時点のシステムクロックは第２図に示された
表現の時間軸上のドットを用いて示されている。サンプ
ル期間を示す２つのクロック間の距離はこの図面ではＴ
０と参照されている。水平同期パルスの後縁の正確な位
相条件を決定するために、このパルスはしきい値と比較
され、このしきい値は図面に示された例ではパルスの高
さの半分に等しい。曲線ａにおいて、パルスのレベルは
時点ｔ，においてこの設定値より低くなっている。

設定された位相条件は曲線ａにより表された水平同期パ
ルス発生器により発生された水平同期パルスにより規定
されている。

曲線ｂの信号で表されたビデオ信号は曲線ａに示された
同期パルスと同じ位相条件を有していなければならない
。しかし実際に第２図に示された例では、ビデオ信号に
含まれた水平同斯信号の曲線ｂで示されたパルスは同じ
位相条件を有していない。第１図に示されたようなエッ
ジ検出器１ｌにおけるこの信号としきい値ＳＷとの比較
はむしろサンプル期間Ｔ０の整数倍ｉの差を生成する。

その上、サンプル期間Ｔ０の位相シフトα３が存在する
。この位相シフトαｓ＊Ｔｏはサンプル期間Ｔ。

より小さい。

ディジタルビデ才信号がビデオ信号に含まれた水平同期
パルスの関数として書き込まれ、かつシステムクロック
に応じて水平同期パルス発生器により生成された水平同
期パルスの関数として補正メモリ４から読み出されるか
ら、第２図の曲線Ｃにより表された信号の変化は補正メ
モリ４の出力て認識できる。補正メモリ４を用いて、位
相シフトの補正（ｉ＋α，）Ｔ０は既にこの点で行われ
ている。しかし、なお位相シフトα，零Ｔ。が存在する
。

この位相シフトはデシメータを持つ補間器１４を用いて
上記の態様でもたらされ、この補間器はこの目的で各画
像ラインに対して特性ライン評価回路１８から信号を受
信し、この信号は実行すべき位相補正の測度を表してい
る。デシメータを持つ補間器１４の出力信号は曲線ｄの
信号を用いて第２図に示されている。ディジタルビデオ
信号のこの図面で表されたパルスの後縁は、そのエッジ
変動か曲線ａで示されている水平同期パルス発生器ｌ３
により生成された信号パルスの後縁とほぼ同相であるこ
とは明らかである。このように、デシメータを持つ補間
器ｌ４の出力で生起するビデオ信号（この信号は低域通
過フィルタ２５の出力でアナログ形で使用できる）は水
平同期パルス発生器１３により規定された同期ラスタに
対して正しい位相条件を有している。

第２図に示されたようなその信号曲線を持つ第１図に表
された回路装置は例えばテレビジョン受信機に挿入でき
る。この場合、画像メモリ（図面には示されていない）
はデシメータを持つ補間器ｌ４とディジタル対アナログ
変換器２４との間に挿入でき、そのメモリでは例えば雑
音低減のための別の信号処理か実行されよう。

【図面の簡単な説明】

第１図は本発明による回路装置の典型的な実施例のブロ
ック線図を示し、 第２図は第１図に示された回路装置で生起するいくつか
の信号の時間表現を示している。 ｌ・・・低域通過フィルタ ２・・・アナログ対ディジタル変換器 ３・・・回路ブロックあるいは分離回路４・・・補正メ
モリ ５．６．７．８・・・メモリセクション９・・・低域通
過フィルタ １０・・・分離回路 １１・・・エッジ検出器 ｌ２・・・制御装置 ｌ３・・・水平同期パルス発生器 ｌ４・・・デシメータを持つ補間器 ｌ５・・・アクセスメモリ Ｉ６・・・線形時間変化フィルタ ｌ７・・・選択器 １８・・・特性ライン評価回路 ｌ９・・・位相バッファ ２０・・・加算器 ２１・・・微分器 ２２・・・サンプルアンドホールド回路２３・・・平均
値フィルタ ２４・・・ディジタル対アナログ変換器２５・・・低域
通過フィルタ ３０・・・クロツク発生器

Claims (1)

1. 【特許請求の範囲】 １、システムクロックで使用できるディジタルビデオ信
   号が処理されるところのビデオ信号に連結されていない
   固定システムクロックで動作し、かつシステムクロック
   により予め規定された同期信号ラスタにディジタル信号
   を変換するために使用される補正メモリ（４）と、デシ
   メータを持つ補間器（１４）とを具えるアナログビデオ
   信号を処理するディジタル回路装置において、 補正メモリ（４）は１つの画像ラインの各 サンプル値を蓄積するよう配設された所定の数のメモリ
   セクション（５、６、７、８）を有し、ここで該サンプ
   ル値はシステムクロックで読み書きされ、 まだ変換されていないビデオ信号の各同期 パルスはメモリセクション（５、６、７、８）中に、引
   き続いて起こる画像ラインの書き込みプロセスをトリガ
   し、かつ システムクロックから導かれた各水平同期 パルスは以前に読まれた画像ラインに続く画像ラインの
   読み取りプロセスをトリガすること、 を特徴とする回路装置。 ２、なお変換されていないディジタルビデオ信号が低域
   通過フィルタ（９）に印加され、その後で、そこに含ま
   れた水平同期パルスが分離されかつエッジ検出器（１１
   ）が後続する分離回路（１０）に印加され、パルスの後
   縁が所定の公称値に到達した時にこの検出器で検出され
   、かつ該検出器は画像ラインの読み取りプロセスをトリ
   ガするために制御信号を必要に応じて補正メモリ（４）
   に印加し、かつ システムクロックから導かれた水平同期パ ルスの後縁が所定の公称値に到達する度毎に書き込みプ
   ロセスがトリガされること、 を特徴とする請求項１に記載の回路装置。 ３、画像ラインの各書き込みあるいは読み取りプロセス
   が、一度それがトリガされると、システムクロックの次
   のパルスで始まることを特徴とする請求項１あるいは２
   に記載の回路装置。 ４、各画像ラインのデータが所定の順序で個別メモリセ
   クション（５、６、７、８）に書き込まれる書き込みサ
   イクルの間に画像ラインデータがメモリセクション（５
   、６、７、８）に書き込まれ、第１メモリセクション（
   ５）は最後のメモリセクション（８）が書き込まれてし
   まった後で再スタートされ、かつ ビデオ信号をシステムクロックに変換する 必要が無いならば、書き込みサイクルと比べて、予めセ
   ットされた数のメモリセクションによりシフトされる同
   様なサイクルでデータが読み出されること、 を特徴とする請求項１から３のいずれか１つに記載の回
   路装置。 ５、どんな変換も起こらないならば、読み取りサイクル
   が書き込みサイクルに対してシフトされるメモリセクシ
   ョン（５、６、７、８）の数が使用できるメモリセクシ
   ョンの総数の約半分であることを特徴とする請求項４に
   記載の回路装置。 ６、４個のメモリセクションが備えられることを特徴と
   する請求項１から５のいずれか１つに記載の回路装置。 ７、どんな変換も起こらないなら、読み取りおよび書き
   込みサイクルが２メモリセクションだけお互いに対して
   シフトされることを特徴とする請求項５あるいは６に記
   載の回路装置。 ８、位相バッファ（１９）の１メモリ位置が補正メモリ
   の各メモリセクション（５、６、７、８）に固定的に割
   り当てられ、かつ 変換されないビデオ信号の水平同期パルス の後縁の検出に基づいて、ビデオ信号の次のサンプル値
   がメモリセクション（５、６、７、８）に割り当てられ
   たメモリ位置に蓄積され、デシメータを持つ補間器によ
   り実行すべき変換の測度としてそのメモリ位置に次の画
   像ラインが書き込まれること、 を特徴とする請求項１から７のいずれか１つに記載の回
   路装置。 ９、各画像ラインに対して、位相バッファ（１９）の対
   応メモリ位置でサンプルされた値が特性ライン評価回路
   （１８）に印加され、該特性ライン評価回路は複数の画
   像ラインにわたって平均された水平同期パルスのエッジ
   急峻性に応じてデシメータを持つ補間器（１４）に制御
   信号を生成し、該制御信号は補間器により実行すべきビ
   デオ信号の変換に対する評価を各画像ラインに示すこと
   を特徴とする請求項８に記載の回路装置。 １０、位相バッファ（１９）のメモリ位置から読み取ら
   れた各サンプル値が加算器（２０）に印加され、該加算
   器で一定しきい値との差が形成され、かつ加算器の出力
   信号が特性ライン評価回路（１８）に印加されることを
   特徴とする請求項９に記載の回路装置。 １１、平均エッジ急峻性が平均値フィルタ（２３）を用
   いて計算され、該平均値フィルタでは複数の画像ライン
   に対してビデオ信号に含まれた水平同期パルスの後縁の
   ２つの連続するサンプル値の各対間の差が計算かつ蓄積
   され、かつこれらの差の平均値信号が生成され、それが
   特性ライン評価回路（１８）に印加されることを特徴と
   する請求項１０に記載の回路装置。 １２、アナログ対ディジタル変換の後でビデオ信号が分
   離回路（３）に印加され、該回路では輝度信号と色度信
   号に分離が実行され、その後で該色度信号は復調器で成
   分ＵとＶに変換され、 補正回路（４）と補間器（１４）は輝度信号とカラー成
   分ＵおよびＶに対する３つのメモリセクションあるいは
   メモリ位置を各画像ラインに対してそれぞれ有し、かつ デシメータを持つ補間器の出力信号が３つ のディジタル対アナログ変換器に印加されること、 を特徴とする請求項１から１１のいずれか１つに記載の
   回路装置。 １３、画像メモリがデシメータを持つ補間器とディジタ
   ル対アナログ変換器の間に挿入されていることを特徴と
   する請求項１２に記載の回路装置。