JPH03171622A - 集積回路に保護金属シリサイド層を形成する方法 - Google Patents
集積回路に保護金属シリサイド層を形成する方法Info
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- JPH03171622A JPH03171622A JP2241058A JP24105890A JPH03171622A JP H03171622 A JPH03171622 A JP H03171622A JP 2241058 A JP2241058 A JP 2241058A JP 24105890 A JP24105890 A JP 24105890A JP H03171622 A JPH03171622 A JP H03171622A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業．Ｌの利用分野
この発明は集積回路を製造寸る技術の分野に関号る。史
に具体的に云えば、この発明は集積回路にシリサイド領
域を形成する技術に関する。
に具体的に云えば、この発明は集積回路にシリサイド領
域を形成する技術に関する。
従来の技術′び課
集柏−１路装圃の部品を一病小さくづる為、隣合った接
合の間の降伏電圧レベルを高める為に一層戊いドープ領
域《即らソース、ドレイン等）を設けることが必要であ
ることが判明している。史に、接合を一腑浅くすると、
８Ｉｖ４目路基板に対づるドーパントの拡散が一層少な
くなり、この為、ドープ領域の問の短絡の恨れが最小限
になる。
合の間の降伏電圧レベルを高める為に一層戊いドープ領
域《即らソース、ドレイン等）を設けることが必要であ
ることが判明している。史に、接合を一腑浅くすると、
８Ｉｖ４目路基板に対づるドーパントの拡散が一層少な
くなり、この為、ドープ領域の問の短絡の恨れが最小限
になる。
然し、ドープ領域の導電度は、電流の流れに対して垂ｉ
ｌ１なドープ領域の面積に比例する。接合を浅くすると
、ドープ領域の比抵抗が増加する。この為、回路動作が
遅くなり、消費電力が一層人きくなる。
ｌ１なドープ領域の面積に比例する。接合を浅くすると
、ドープ領域の比抵抗が増加する。この為、回路動作が
遅くなり、消費電力が一層人きくなる。
浅い拡散であると、抵抗値が下がることに抵抗して、拡
敗部の表面に導電度の高い領域を形成することが採用ざ
れている。例えば、１９８３年５月１７口に付与された
米国特許第４．３８４．３０ １ Ｑ （出願人にｍ渡
されている）では、シリコン領域の上にセルファライン
の形でチタン・ジシリサイド領域が形成される。この為
、拡敗部の表面にＳ電度の高い領域が形成される。然し
、拡散部に対ずる相互接続部を形成する為、こう云う拡
故部の上に形成される絶縁廟は、この絶縁層の上面から
拡散部自体までのバイアを設ける様にエッチしなければ
ならない。チタン・シリサイド躬及び拡散部の両方は比
較的薄い。レベル間絶縁層にバイアをエッヂングする間
、そのエッチングが拡Ｗｉ部にあるヂタン・シリサイド
の表面を侵食する。
敗部の表面に導電度の高い領域を形成することが採用ざ
れている。例えば、１９８３年５月１７口に付与された
米国特許第４．３８４．３０ １ Ｑ （出願人にｍ渡
されている）では、シリコン領域の上にセルファライン
の形でチタン・ジシリサイド領域が形成される。この為
、拡敗部の表面にＳ電度の高い領域が形成される。然し
、拡散部に対ずる相互接続部を形成する為、こう云う拡
故部の上に形成される絶縁廟は、この絶縁層の上面から
拡散部自体までのバイアを設ける様にエッチしなければ
ならない。チタン・シリサイド躬及び拡散部の両方は比
較的薄い。レベル間絶縁層にバイアをエッヂングする間
、そのエッチングが拡Ｗｉ部にあるヂタン・シリサイド
の表面を侵食する。
場合によっては、これが拡散領域全体をエツヂングし、
こうして集積目路の破魁を拾くことがある。
こうして集積目路の破魁を拾くことがある。
こう六う例並びにその他の状況から、集Ｗ４同路のシリ
サイド化領域の表面に保ａｍを形戒する必要があること
が分かる。
サイド化領域の表面に保ａｍを形戒する必要があること
が分かる。
課題を解決する為の手段及び作用
こ）で訳明ずるこの発明の実施例は、シリザイド化領域
の表面に保１１Ｆ１を設けると共に、この保設胴を形成
する方法を提供する。最初に説明する実施例では、セル
ファライン方式を用いて、集積Ｉｊ路にチタン・シリサ
イド層が形成される。セルノアラインであるヂタン・ジ
シリ１ナイド形成部の副産物を使って、局部的な相互接
続層を形成することができる。その後全体的に別のシリ
ザイド化金屈、例λば白金の騎を形成する。次に白金病
を７二−リングエ程にかけ、チタン・ジシリサイド肋内
にあるシリコンの一部分を自金と反応させて、自金シリ
サイドを形成する。この白金シリサイド腑が、シリサイ
ド化ｆｌ４域の表血にセルファライン形式で形成される
。白金シリサイド層は、その下にあるチタン・ジシリサ
イド喘をこの後のエッチングエＰＩ又はその他の０害な
処理作業から保護するのに投立つ。
の表面に保１１Ｆ１を設けると共に、この保設胴を形成
する方法を提供する。最初に説明する実施例では、セル
ファライン方式を用いて、集積Ｉｊ路にチタン・シリサ
イド層が形成される。セルノアラインであるヂタン・ジ
シリ１ナイド形成部の副産物を使って、局部的な相互接
続層を形成することができる。その後全体的に別のシリ
ザイド化金屈、例λば白金の騎を形成する。次に白金病
を７二−リングエ程にかけ、チタン・ジシリサイド肋内
にあるシリコンの一部分を自金と反応させて、自金シリ
サイドを形成する。この白金シリサイド腑が、シリサイ
ド化ｆｌ４域の表血にセルファライン形式で形成される
。白金シリサイド層は、その下にあるチタン・ジシリサ
イド喘をこの後のエッチングエＰＩ又はその他の０害な
処理作業から保護するのに投立つ。
実 施 例
第１図乃至第１０図は、−この発明の好ましい実施例を
示す簡略側面図である。第１図乃至第１０図で ｉｌＨ
界効果トランジスタのソース／ドレインの表面の上に保
′ＩＩｉ層が形成される。当業名には明細書から明らか
になるが、この発明の用途は、電Ｗ効果トランジスタの
ソース／ドレインの場合又もよ電界効果トランジスタ自
体にｔＩ１１限されるものではない。この発明は集積回
路を製造するあらゆる分野で広い応用を持つ。
示す簡略側面図である。第１図乃至第１０図で ｉｌＨ
界効果トランジスタのソース／ドレインの表面の上に保
′ＩＩｉ層が形成される。当業名には明細書から明らか
になるが、この発明の用途は、電Ｗ効果トランジスタの
ソース／ドレインの場合又もよ電界効果トランジスタ自
体にｔＩ１１限されるものではない。この発明は集積回
路を製造するあらゆる分野で広い応用を持つ。
第１図は好ましい実施例の最初の工程を示す。
Ｕ板１０は結晶シリ」ン基板である。暴板１０はこの実
施例ではＰ形基板であるが、この発明の方法では基板の
ドーピングの種類が＠要な役目を演ずるわけではない。
施例ではＰ形基板であるが、この発明の方法では基板の
ドーピングの種類が＠要な役目を演ずるわけではない。
例えば、基板１０をＮ形にしてもよい。１９８５年９月
１７日に付与された米国特許第／Ｉ．５４１．１６７号
（出願人に譲渡されている〉に記載される様な方法を川
いて、シリコンの局部酸化により、厚手のフィールド二
酸化シリコン領１ｉ１１６が形成される。その後、基板
１０を杓８５０℃の湿度で約７分間、蒸気の雰囲気内ぐ
の熱酸化にかけ、第１図に示す二酸化シリコン１１１２
を形成する。その後、化学反応気相戒長を用いて、多結
晶シリコン１１４を約４５００人に０ざにデポジットす
る。次に、普通の写真製版技術を用い（−、多結晶シリ
コン１１１４のパターンぎめをする。その後、第１図の
構造を、約２×１０１３イオン／α２の密度及び約８０
キロ電子ボルトのエネルギーで、燐イオンのイオン打込
みにかける。このイオン打込み部をア二一ルして、第１
図に示１軒くドーブしたｆ！４域１８を形成する。軽く
ドーブした領１１８は、基板１０のドーピング・レベル
と反対になるように、Ｎ形領域として選ばれる。このド
ーグ領域のドーピングの種類又はレベルは、この発明の
実施自体に影響するものではないが、この発明のこ）で
説明する実施例に特定のものである。
１７日に付与された米国特許第／Ｉ．５４１．１６７号
（出願人に譲渡されている〉に記載される様な方法を川
いて、シリコンの局部酸化により、厚手のフィールド二
酸化シリコン領１ｉ１１６が形成される。その後、基板
１０を杓８５０℃の湿度で約７分間、蒸気の雰囲気内ぐ
の熱酸化にかけ、第１図に示す二酸化シリコン１１１２
を形成する。その後、化学反応気相戒長を用いて、多結
晶シリコン１１４を約４５００人に０ざにデポジットす
る。次に、普通の写真製版技術を用い（−、多結晶シリ
コン１１１４のパターンぎめをする。その後、第１図の
構造を、約２×１０１３イオン／α２の密度及び約８０
キロ電子ボルトのエネルギーで、燐イオンのイオン打込
みにかける。このイオン打込み部をア二一ルして、第１
図に示１軒くドーブしたｆ！４域１８を形成する。軽く
ドーブした領１１８は、基板１０のドーピング・レベル
と反対になるように、Ｎ形領域として選ばれる。このド
ーグ領域のドーピングの種類又はレベルは、この発明の
実施自体に影響するものではないが、この発明のこ）で
説明する実施例に特定のものである。
第２図に示す様に、第１図の構造の表向の上に二酸化シ
リ」ン層２０を形成する。二酸化シリコン廟２０は、低
圧化学反応気相成長を用いて向形にデポジットする。そ
の後、＃Ｉｌ索、Ｃ２「６、Ｃ１１「３及びヘリウムの
混合物を川いて二酸化シリコン層２０をエッチ寸る。こ
のエッチングは二酸化シリコン？Ｊ１２の内、ドープ領
域１８に弔なる部分が、第３図に示す様に除かれるまで
行なわれる。史に、異方性エッチングの性質の為、二酸
化シリコン側壁層２２が形成される。こうして得られた
ＩＭ造が第３図に示されている。第３図の構造を砒素及
び燐イオンの二重イオン打込みにかける。
リ」ン層２０を形成する。二酸化シリコン廟２０は、低
圧化学反応気相成長を用いて向形にデポジットする。そ
の後、＃Ｉｌ索、Ｃ２「６、Ｃ１１「３及びヘリウムの
混合物を川いて二酸化シリコン層２０をエッチ寸る。こ
のエッチングは二酸化シリコン？Ｊ１２の内、ドープ領
域１８に弔なる部分が、第３図に示す様に除かれるまで
行なわれる。史に、異方性エッチングの性質の為、二酸
化シリコン側壁層２２が形成される。こうして得られた
ＩＭ造が第３図に示されている。第３図の構造を砒素及
び燐イオンの二重イオン打込みにかける。
砒素イオンは、約３×１０ イオン／α２の密度１５
及び約１５０キロ電子ボルトのエネルギーで打込１４
む。燐イオンは約４×１０ イオン／ａ１２の密度及び
約８５キ１］電子ボルトのエネルギーで打込む。
約８５キ１］電子ボルトのエネルギーで打込む。
このイオン打込みよって、第３図に示すドーブ領域２４
が形成される。
が形成される。
その後、ｗＳＪ図に示１様に、第３図の構造の表面に、
スパッタリング・デボジツシコンにより、チタン胴がデ
ポジットされる。軽くドープされた領域１８及びドープ
領域２４が組合わさって、説明の使宜の為にソース／ド
レイン領域２６と呼ぶものを作る。その後、第４図の構
造を窒素の雰囲気内で約６２５℃乃至６７５℃の温度で
、アニリング過程にかける。チタンＭ２８の一部分がシ
リコン塁板１０及び多結晶シリコン・ゲート１４と反応
して、第５図に示すチタン・ジシリサイド領１４３０．
３２を形成する。チタン１１２８の反応しなかった部分
が、窒素雰囲気と反応して窒化チタンを形成寸る。この
方法は、１９８５年１０月８日付与された米国特許第４
．５４５．１１６号（出願人に譲渡ざれている）に更に
詳しく記載されている。漏式エッチングによって窒化チ
タンを除去し、第５図にホすヂタン・ジシリサイドＩｔ
ｉｊ３０，３２を残す。その後、第６図に示す様に、第
５図の構造の表面の上に〔１金詞３４をデポジット寸る
。この後、好ましくは約４５０℃乃至５２５℃の低い温
度で、Ｉ二−リング工程にかけるが、６００℃までの温
度・を用いても有利ぐあることがある。イ１（い温度の
ア二ールは、例えばソース／ドレイン２〔１に於６プる
ドーパントの拡散を最小眼に抑える様に選ばれる。この
他の温度及び広い範囲の７二−ル時間を快うことができ
るが、温疫を低く号ることが好上しい。その後、王水中
での湿式Ｊツチングにより、白金腑３４の反ゐしなかっ
た部分を除去し、白金シリサイドｆｔ４１Ｊ！３６．
３８を持つ第７図のＩｓ造を残づ。白金シリサイド領域
３６．３８の厚さは約１５０人であり、チタン・ジシリ
１ノイド領域３０．３２の露出部分に沿って形戒ざれる
。白金シリリイドはチタン・ジシリ１ｊイドよりも−Ｆ
ｉ頑丈である。この為、白金シリサイド舶域３６．３８
が、チタン・ジシリサイド領域３０．３２の上（７）保
Ｉｋｗ４ニなる。
スパッタリング・デボジツシコンにより、チタン胴がデ
ポジットされる。軽くドープされた領域１８及びドープ
領域２４が組合わさって、説明の使宜の為にソース／ド
レイン領域２６と呼ぶものを作る。その後、第４図の構
造を窒素の雰囲気内で約６２５℃乃至６７５℃の温度で
、アニリング過程にかける。チタンＭ２８の一部分がシ
リコン塁板１０及び多結晶シリコン・ゲート１４と反応
して、第５図に示すチタン・ジシリサイド領１４３０．
３２を形成する。チタン１１２８の反応しなかった部分
が、窒素雰囲気と反応して窒化チタンを形成寸る。この
方法は、１９８５年１０月８日付与された米国特許第４
．５４５．１１６号（出願人に譲渡ざれている）に更に
詳しく記載されている。漏式エッチングによって窒化チ
タンを除去し、第５図にホすヂタン・ジシリサイドＩｔ
ｉｊ３０，３２を残す。その後、第６図に示す様に、第
５図の構造の表面の上に〔１金詞３４をデポジット寸る
。この後、好ましくは約４５０℃乃至５２５℃の低い温
度で、Ｉ二−リング工程にかけるが、６００℃までの温
度・を用いても有利ぐあることがある。イ１（い温度の
ア二ールは、例えばソース／ドレイン２〔１に於６プる
ドーパントの拡散を最小眼に抑える様に選ばれる。この
他の温度及び広い範囲の７二−ル時間を快うことができ
るが、温疫を低く号ることが好上しい。その後、王水中
での湿式Ｊツチングにより、白金腑３４の反ゐしなかっ
た部分を除去し、白金シリサイドｆｔ４１Ｊ！３６．
３８を持つ第７図のＩｓ造を残づ。白金シリサイド領域
３６．３８の厚さは約１５０人であり、チタン・ジシリ
１ノイド領域３０．３２の露出部分に沿って形戒ざれる
。白金シリリイドはチタン・ジシリ１ｊイドよりも−Ｆ
ｉ頑丈である。この為、白金シリサイド舶域３６．３８
が、チタン・ジシリサイド領域３０．３２の上（７）保
Ｉｋｗ４ニなる。
低圧化学反応気相成長を用いて、第７図の構造の表而の
上に、レベル間酸化物層４０を約１０．ＯＯＯ入の厚さ
にＴボジッ卜する。第９図に示す様に、第８図の構造の
上にフォトレジスト層を形成してパターンきめする。フ
ォトレジスト４２が、白金シリリ゛イド層３６の表面ま
での闇目となるバイア４４が形成する為のエッチ・マス
クになる。
上に、レベル間酸化物層４０を約１０．ＯＯＯ入の厚さ
にＴボジッ卜する。第９図に示す様に、第８図の構造の
上にフォトレジスト層を形成してパターンきめする。フ
ォトレジスト４２が、白金シリリ゛イド層３６の表面ま
での闇目となるバイア４４が形成する為のエッチ・マス
クになる。
［ｉ、Ｃ Ｆ Ｃ Ｉ−Ｉ Ｆ ３及びヘリウム
の混合物２ ６゛ を川いて、二酸化シリコン？Ｉｌ４０をエッチする。
の混合物２ ６゛ を川いて、二酸化シリコン？Ｉｌ４０をエッチする。
このエッチング過程は白金シリサイドに対して非常に選
択性であり、チタン・ジシリナイドに対しては選択性が
小さいから、白金シリサイド層３６が保護層層となって
、チタン・ジシリサイド層３０だけぐなく、ソース／ド
レイン領域２６の完全さをも保護する。白金シリサイド
１１５３６がないと、バイア４４を形成することにより
、チタン・シリサイド層３０及びソース／ドレイン４６
が完全にエツヂされて、基板１０に突抜けることがある
。
択性であり、チタン・ジシリナイドに対しては選択性が
小さいから、白金シリサイド層３６が保護層層となって
、チタン・ジシリサイド層３０だけぐなく、ソース／ド
レイン領域２６の完全さをも保護する。白金シリサイド
１１５３６がないと、バイア４４を形成することにより
、チタン・シリサイド層３０及びソース／ドレイン４６
が完全にエツヂされて、基板１０に突抜けることがある
。
その後、菖通のアッシング及び湿式除去方法を用いて、
フＡトレジスト層４２を除去し、導電層４６、例えばタ
ングステン層をレベル間酸化物Ｉ１４０の表面の上にデ
ポジットすると共に、バイ７４４の中にデポジットし、
自金シリサイド廟３６の表１ｎｉに接点を設ける。バイ
ア４４を形成する問、もしチタン・ジシリサイド層３０
及びンース／ドレイン領１ａ２６を突抜けて基板１０ま
でエッチされた場合、Ｓ電層４６が基板１０と直接的に
接触し、刀１０図に；Ｉクシた部分を持つ回路は動作不
能になる。
フＡトレジスト層４２を除去し、導電層４６、例えばタ
ングステン層をレベル間酸化物Ｉ１４０の表面の上にデ
ポジットすると共に、バイ７４４の中にデポジットし、
自金シリサイド廟３６の表１ｎｉに接点を設ける。バイ
ア４４を形成する問、もしチタン・ジシリサイド層３０
及びンース／ドレイン領１ａ２６を突抜けて基板１０ま
でエッチされた場合、Ｓ電層４６が基板１０と直接的に
接触し、刀１０図に；Ｉクシた部分を持つ回路は動作不
能になる。
この発明の特定の実施例をこ１で説明したが、それはこ
の発明の範囲を訓約するものではない。
の発明の範囲を訓約するものではない。
例えば、好ましい実施例は、チタン◆ジシリサイド層３
０の表面の上に白金シリサイドの保ｆｆｉｌ！１３６を
使う場合を示したが、白金層３６は、ドーブ領域に対す
るバイアを形成する以外の場合にも保護作用を持つこと
がでぎる。例えば、白金シリサイド層３８が、集積回路
の表面にあるレベル問酸化物Ｆ４４０の平内化の際、チ
タン・ジシリサイド１１１３２の保護作用をすることが
できる。以上の説明から当業者には、この発明の色々な
実施例が考えられよう。この発明の範囲は特許請求の範
四のみによって眼定されることを承知されたい。
０の表面の上に白金シリサイドの保ｆｆｉｌ！１３６を
使う場合を示したが、白金層３６は、ドーブ領域に対す
るバイアを形成する以外の場合にも保護作用を持つこと
がでぎる。例えば、白金シリサイド層３８が、集積回路
の表面にあるレベル問酸化物Ｆ４４０の平内化の際、チ
タン・ジシリサイド１１１３２の保護作用をすることが
できる。以上の説明から当業者には、この発明の色々な
実施例が考えられよう。この発明の範囲は特許請求の範
四のみによって眼定されることを承知されたい。
以上の説明に関連して、史に下記の項を開示する。
（１） 集積回路に保′ＩＩｇ４を形成する方法に於
て、シリコン基板を川息し、該基板の上に保ｍＲを形成
すると共にパターンぎめし、全体的に第１の金属層をデ
ポジットし、前記基板が前記保護閤によって覆われてい
ない場所で、前記第１の金属を前記基板と反応さ１主で
第１の金属シリサイドを形成し、前記第１の金属の内、
反応しなかった部分を除去し、全体的に第２の金鳳層を
デポジットし、該第２の−金属を菌記第１の金属シリ刀
イドと反応さ吐て第２の金属シリサイドを形威し、前記
第２の金属層の内、反応しなかった部分を除去する工程
を含む方法。
て、シリコン基板を川息し、該基板の上に保ｍＲを形成
すると共にパターンぎめし、全体的に第１の金属層をデ
ポジットし、前記基板が前記保護閤によって覆われてい
ない場所で、前記第１の金属を前記基板と反応さ１主で
第１の金属シリサイドを形成し、前記第１の金属の内、
反応しなかった部分を除去し、全体的に第２の金鳳層を
デポジットし、該第２の−金属を菌記第１の金属シリ刀
イドと反応さ吐て第２の金属シリサイドを形威し、前記
第２の金属層の内、反応しなかった部分を除去する工程
を含む方法。
（２） ｍ ｒｎｌ，：記載した方法に於いて、シリ
コン基板が中結晶シリコン基板である方法。
コン基板が中結晶シリコン基板である方法。
（３） ｍ ＩｒＪに記載した方法に於いて、保′ｆ
！層が二酸化シリコンで構成される方法。
！層が二酸化シリコンで構成される方法。
（４） （１）項に記載した方法に於いて、第１の金
属がチタンである方法。
属がチタンである方法。
（５） ｍ ＩＩ’Ｓに記載した方法に於いて、第２
の金属が白金である方法。
の金属が白金である方法。
（６） （１）項に記載した方法に於いて、第１の金
城がチタンであり、第２の金属が白金である方広。
城がチタンであり、第２の金属が白金である方広。
（７） （１）項に記載した方法に於いて、第２の金
属の反応が、６００℃未満の温度まーぐ加熱することに
よっー（行なわれる方法。
属の反応が、６００℃未満の温度まーぐ加熱することに
よっー（行なわれる方法。
（８） 集ｖＡ（ロ）路に保護層を形成する方法に於
いて、シリコン基板を用意し、該基板の土に保護層形威
してパターンぎめし、全体的に第１の金ｌｉ１層をデポ
ジットし、基板が保護洒によって覆われていない所で、
第１の金属を基板と反応させて第１の金属シリサイドを
形成し、第１の金属の内、基板と反応しない部分が導電
層となり、該導電層をパターンぎめして選ばれた電気相
互接続部を設け、全体的に第２の金属層をデポジットし
、該第２の金属を第１の金嵐シリサイドと反応させて第
２の金屈シリナイドを形成し、第２の金属層の反応しな
かった部分を除去する工程を含む方法。
いて、シリコン基板を用意し、該基板の土に保護層形威
してパターンぎめし、全体的に第１の金ｌｉ１層をデポ
ジットし、基板が保護洒によって覆われていない所で、
第１の金属を基板と反応させて第１の金属シリサイドを
形成し、第１の金属の内、基板と反応しない部分が導電
層となり、該導電層をパターンぎめして選ばれた電気相
互接続部を設け、全体的に第２の金属層をデポジットし
、該第２の金属を第１の金嵐シリサイドと反応させて第
２の金屈シリナイドを形成し、第２の金属層の反応しな
かった部分を除去する工程を含む方法。
（９） （８）項に記載した方法に於いて、シリコン
券板が単結品シリコン基板である方法。
券板が単結品シリコン基板である方法。
（１０） （８）項に記載した方法に於いて、保護層
が保護図が二酸化シリコンで構成される方法。
が保護図が二酸化シリコンで構成される方法。
（１１） （８）項に記載した方法に於いて、第１の
金属がチタンである方法。
金属がチタンである方法。
（１２）第２の金属が白金である方法。
（１３） ＋８）項に記載した方法に於いて、第１の
金属がチタンであり、第２の金属が白金である方法。
金属がチタンであり、第２の金属が白金である方法。
（１４） （８）項に記載した方法に於いて、第２の
金屈の反応が、６００℃未満の温度まで加熱ずることに
よつ【行なわれる方法。
金屈の反応が、６００℃未満の温度まで加熱ずることに
よつ【行なわれる方法。
（１５） （８）項に記載した方法に於いて、導ｌｉ
層が、第１の金屈と周囲ガスとの反応生成物で構成され
、該周囲ガスが第１の金属を反応させる間存在している
方法。
層が、第１の金屈と周囲ガスとの反応生成物で構成され
、該周囲ガスが第１の金属を反応させる間存在している
方法。
（１６） （１！）１項に記載した方法に於いて、周
囲ガスが窒素である方法。
囲ガスが窒素である方法。
（１７） （１５）項に記載した方法に於いて、周囲
ガスが窒素であり、第１の金属がチタンである方法。
ガスが窒素であり、第１の金属がチタンである方法。
（１８）この発明の実施例では、シリサイド化領域の表
面の上に保２！１層を設け、それを形成する方法を提供
した。最初に述べた実施例でｔよ、レルファライン技術
を用いて、集積回路にチタン・シリＩナイド３０．３２
を形成する。セルファラインのチタン・シリザイド形成
部の副産物を使って局部相互接続Ｋ１を形成１ることか
できる。その後、全体的に別のシリサイド化金属、例え
ば白金１１Ｆｉ３４を形成づる。次に自金層３４をアニ
ーリング１程にかけ、チタン・ジシリサイド層３６．３
８にあるシリコンの−・部分を白金と反応させて、白金
シリ１ノイドを形成する、この白金シリサイド層３６，
３８が、シリサイド化領域の表面にセルファライン形弐
゛ぐ形戒ざれる。白金シリサイド層３６．３４． ８は、その下にあるチタン・ジシリサイド層３０，３２
をこの後のエッチングエ捏又はその他の有害な処理作業
から保護する様に作用する。
面の上に保２！１層を設け、それを形成する方法を提供
した。最初に述べた実施例でｔよ、レルファライン技術
を用いて、集積回路にチタン・シリＩナイド３０．３２
を形成する。セルファラインのチタン・シリザイド形成
部の副産物を使って局部相互接続Ｋ１を形成１ることか
できる。その後、全体的に別のシリサイド化金属、例え
ば白金１１Ｆｉ３４を形成づる。次に自金層３４をアニ
ーリング１程にかけ、チタン・ジシリサイド層３６．３
８にあるシリコンの−・部分を白金と反応させて、白金
シリ１ノイドを形成する、この白金シリサイド層３６，
３８が、シリサイド化領域の表面にセルファライン形弐
゛ぐ形戒ざれる。白金シリサイド層３６．３４． ８は、その下にあるチタン・ジシリサイド層３０，３２
をこの後のエッチングエ捏又はその他の有害な処理作業
から保護する様に作用する。
第１図乃至第１０図は、チタン・ジシリサイド領域の表
面の上に白金シリサイド保護層を形戒するこの発明の虹
ましい実鋤例の処理工程を示す簡略側面図である。 主な符号の説明 １０：基板 ２０：二酸化シリコン腑（保″：［） ２８：チタン層 ３０．３２：チタン・ジシリナイド領域３４：白金囮 ３６．３８：白金シリサイド領域
面の上に白金シリサイド保護層を形戒するこの発明の虹
ましい実鋤例の処理工程を示す簡略側面図である。 主な符号の説明 １０：基板 ２０：二酸化シリコン腑（保″：［） ２８：チタン層 ３０．３２：チタン・ジシリナイド領域３４：白金囮 ３６．３８：白金シリサイド領域
Claims (1)
- （１）集積回路に保護層を形成する方法に於て、シリコ
ン基板を用意し、該基板の上に保護層を形成すると共に
パターンぎめし、全体的に第１の金属層をデポジットし
、前記基板が前記保護層によって覆われていない場所で
、前記第１の金属を前記基板と反応させて第１の金属シ
リサイドを形成し、前記第１の金属の内、反応しなかっ
た部分を除去し、全体的に第２の金属層をデポジットし
、該第２の金属を前記第１の金属シリサイドと反応させ
て第２の金属シリサイドを形成し、前記第２の金属層の
内、反応しなかった部分を除去する工程を含む方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US40570389A | 1989-09-11 | 1989-09-11 | |
| US405703 | 1989-09-11 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03171622A true JPH03171622A (ja) | 1991-07-25 |
| JP3161718B2 JP3161718B2 (ja) | 2001-04-25 |
Family
ID=23604855
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24105890A Expired - Fee Related JP3161718B2 (ja) | 1989-09-11 | 1990-09-11 | 集積回路に保護金属シリサイド層を形成する方法 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0417522B1 (ja) |
| JP (1) | JP3161718B2 (ja) |
| KR (1) | KR100206683B1 (ja) |
| DE (1) | DE69033424T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008060101A (ja) * | 2006-08-29 | 2008-03-13 | Toshiba Corp | 半導体装置およびその製造方法 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10208728B4 (de) | 2002-02-28 | 2009-05-07 | Advanced Micro Devices, Inc., Sunnyvale | Ein Verfahren zur Herstellung eines Halbleiterelements mit unterschiedlichen Metallsilizidbereichen |
| DE10208904B4 (de) | 2002-02-28 | 2007-03-01 | Advanced Micro Devices, Inc., Sunnyvale | Verfahren zur Herstellung unterschiedlicher Silicidbereiche auf verschiedenen Silicium enthaltenden Gebieten in einem Halbleiterelement |
| DE10209059B4 (de) | 2002-03-01 | 2007-04-05 | Advanced Micro Devices, Inc., Sunnyvale | Ein Halbleiterelement mit unterschiedlichen Metall-Halbleiterbereichen, die auf einem Halbleitergebiet gebildet sind, und Verfahren zur Herstellung des Halbleiterelements |
| DE10234931A1 (de) | 2002-07-31 | 2004-02-26 | Advanced Micro Devices, Inc., Sunnyvale | Verfahren zur Herstellung eines Metallsilizidgates in einer standardmässigen MOS-Prozesssequenz |
| US6815235B1 (en) | 2002-11-25 | 2004-11-09 | Advanced Micro Devices, Inc. | Methods of controlling formation of metal silicide regions, and system for performing same |
| CN105990116A (zh) | 2015-02-03 | 2016-10-05 | 联华电子股份有限公司 | 一种制作半导体元件的方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4141022A (en) * | 1977-09-12 | 1979-02-20 | Signetics Corporation | Refractory metal contacts for IGFETS |
| JPS5863165A (ja) * | 1981-10-09 | 1983-04-14 | Toshiba Corp | 多層電極構造を有した半導体装置 |
| FR2624304B1 (fr) * | 1987-12-04 | 1990-05-04 | Philips Nv | Procede pour etablir une structure d'interconnexion electrique sur un dispositif semiconducteur au silicium |
-
1990
- 1990-08-23 DE DE69033424T patent/DE69033424T2/de not_active Expired - Fee Related
- 1990-08-23 EP EP90116152A patent/EP0417522B1/en not_active Expired - Lifetime
- 1990-09-10 KR KR1019900014249A patent/KR100206683B1/ko not_active IP Right Cessation
- 1990-09-11 JP JP24105890A patent/JP3161718B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008060101A (ja) * | 2006-08-29 | 2008-03-13 | Toshiba Corp | 半導体装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
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| KR100206683B1 (ko) | 1999-07-01 |
| KR910007106A (ko) | 1991-04-30 |
| EP0417522A3 (en) | 1992-09-02 |
| JP3161718B2 (ja) | 2001-04-25 |
| DE69033424T2 (de) | 2000-06-21 |
| DE69033424D1 (de) | 2000-02-24 |
| EP0417522A2 (en) | 1991-03-20 |
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