JPH03169116A - 遅延装置 - Google Patents
遅延装置Info
- Publication number
- JPH03169116A JPH03169116A JP1310368A JP31036889A JPH03169116A JP H03169116 A JPH03169116 A JP H03169116A JP 1310368 A JP1310368 A JP 1310368A JP 31036889 A JP31036889 A JP 31036889A JP H03169116 A JPH03169116 A JP H03169116A
- Authority
- JP
- Japan
- Prior art keywords
- delay
- current
- circuit
- output signal
- control current
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000003111 delayed effect Effects 0.000 claims description 10
- 238000010586 diagram Methods 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
Landscapes
- Pulse Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は遅延装置に関し、安定な遅延量が要求される
システムに適用される遅延装置に関するものである。
システムに適用される遅延装置に関するものである。
第４図は従来の遅延装置を示す図で、１は遅延回路、ａ
は入力信号、ｂは遅延出力信号、■は遅延制御電流であ
り、ＴＩは入力端子、Ｔ０は出力端子、Ｔ０は制御端子
である。入出力間の遅延量を遅延制ｍ電流■。で制御し
ている。
は入力信号、ｂは遅延出力信号、■は遅延制御電流であ
り、ＴＩは入力端子、Ｔ０は出力端子、Ｔ０は制御端子
である。入出力間の遅延量を遅延制ｍ電流■。で制御し
ている。
第５図は従来の遅延装置のタイムチャー１・であり、入
力信号ａと遅延出力信号ｂとの入出力間の遅延量として
て，＋τｄが得られる。ここで、τ，は前記遅延回路１
の持つ群遅延量、τ４は求める遅延量である。
力信号ａと遅延出力信号ｂとの入出力間の遅延量として
て，＋τｄが得られる。ここで、τ，は前記遅延回路１
の持つ群遅延量、τ４は求める遅延量である。
第６図は遅延回路１の一例であり、Ｑ８〜Ｑ３はトラン
ジスタ、Ｒ１， Ｒ２は抵抗器、Ｃはコンデンサ、ｖ
， ｖ ｃｃは電源、Ｔ口，Ｔ．２は入力端子、Ｔ０は
制御端子、Ｔ．１， Ｔｏ２は入力端子、Ｐ，，Ｐ２は
前記コンデンサＣの両側を示す。第６図の従来例では遅
延制御電流■。を可変してやることにより、＋十αの遅
延が得られる。ただし、ＣはコンデンサＣの容量も示し
、ｖＩは入力信号ａの振幅、αは回路の持つ群遅延装置
である。
ジスタ、Ｒ１， Ｒ２は抵抗器、Ｃはコンデンサ、ｖ
， ｖ ｃｃは電源、Ｔ口，Ｔ．２は入力端子、Ｔ０は
制御端子、Ｔ．１， Ｔｏ２は入力端子、Ｐ，，Ｐ２は
前記コンデンサＣの両側を示す。第６図の従来例では遅
延制御電流■。を可変してやることにより、＋十αの遅
延が得られる。ただし、ＣはコンデンサＣの容量も示し
、ｖＩは入力信号ａの振幅、αは回路の持つ群遅延装置
である。
次に動作について説明する。
遅延回路１は、例えば、上記第６図のように構成され、
入力端子Ｔ口，ＴＩ２に印加される入力信号ａ対し遅延
出力信号ｂはτ１ｒ′！け遅れて出力され、τ遠は ｒｄ−豆Ｅ乙＋α により算出可能である゛。
入力端子Ｔ口，ＴＩ２に印加される入力信号ａ対し遅延
出力信号ｂはτ１ｒ′！け遅れて出力され、τ遠は ｒｄ−豆Ｅ乙＋α により算出可能である゛。
この時、ＣおよびｖＸを固定とすれば、遅延量τｄは遅
延制御電流Ｉｅと比例関係にあるので、求める遅延量は
外部から設定可能となる。なお、第７図に要部の波形図
を示す。
延制御電流Ｉｅと比例関係にあるので、求める遅延量は
外部から設定可能となる。なお、第７図に要部の波形図
を示す。
従来の遅延装置は、以上のように構成されているので、
遅延量 Ｃ−ｖＸ τ’＝７＋α は回路の持つ群遅延量αにより、誤差を持ってしまい、
正確な遅延量を得ることができない。
遅延量 Ｃ−ｖＸ τ’＝７＋α は回路の持つ群遅延量αにより、誤差を持ってしまい、
正確な遅延量を得ることができない。
また、遅延回路１が電源および温度の変動により遅延量
が変動してしまう場合、出力として太きな誤差となり、
安定した遅延量が得られないという問題点があった。
が変動してしまう場合、出力として太きな誤差となり、
安定した遅延量が得られないという問題点があった。
この発明は、上記のような問題点を解消するためになさ
れたもので、外部からの遅延制御電流に対し正確で、か
つ電源および温度変化に対し安定な遅延装置を得る乙と
を目的とする。
れたもので、外部からの遅延制御電流に対し正確で、か
つ電源および温度変化に対し安定な遅延装置を得る乙と
を目的とする。
この発明に係る遅延装置は、入力信号に対し２つの遅延
回路を用意し、１つを基準とすることにより、遅延回路
の群遅延量，電源および温度変動に対し安定な遅延を得
られるようにしたものである。
回路を用意し、１つを基準とすることにより、遅延回路
の群遅延量，電源および温度変動に対し安定な遅延を得
られるようにしたものである。
この発明においては、２つの遅延＠路の一方を基準出力
信号とすることにより、この基準に対する正確な遅延出
力信号が得られ、遅延回路の群遅延および電源，温度変
化による変動をキャンセルするように作用する。
信号とすることにより、この基準に対する正確な遅延出
力信号が得られ、遅延回路の群遅延および電源，温度変
化による変動をキャンセルするように作用する。
以下、この発明の一実施例を図面について説明する。
第１図はこの発明の一実施例を示すブロック図で、１，
２は遅延Ｎ路、３は遅延制御回路である。上記遅延制御
回路３は外部からの遅延制御電流Ｉｃｊｅ得る制御端子
Ｔｃを有する。なお、Ｔ１は入力端子、Ｔ．，Ｔ０。は
出力端子である。
２は遅延Ｎ路、３は遅延制御回路である。上記遅延制御
回路３は外部からの遅延制御電流Ｉｃｊｅ得る制御端子
Ｔｃを有する。なお、Ｔ１は入力端子、Ｔ．，Ｔ０。は
出力端子である。
遅延回路１，２は第゛６図に示すものを使用する。
第３図はこの発明に用いる遅延制御回路３の一実施例で
ある。
ある。
第３図において、Ｑｉ〜Ｑ１４はｌ・ランジスタ、Ｉ
ｒｅｔは基準電流、Ｉ ａｅｘａｙは遅延電流、ＧＮＤ
は接地である。
ｒｅｔは基準電流、Ｉ ａｅｘａｙは遅延電流、ＧＮＤ
は接地である。
次に動作について説明する。
遅延回路１，２の入出力間の遅延量は前述したように、
τ−二立もト十ａ
で表される。例えば第３図の遅延制御回路３では遅延制
御電流Ｉ０に対し ■，。ｆ ＝ Ｉ ｅ Ｉ ｃｅ＋ａｙ＝ ２ ・Ｉ ６ の関係があり、基準出力信号Ｃに対する遅延出力信号ｂ
間の遅延量は τ ４ ＝ 〈−≦ｉ；一一＝＝ｉ一＝１−；：１；；
−（； ＋ α 冫 − （一≦”ｒ−二ｒ ｅＶｌ冫
−』： ＋ α 〉？なり、第２図のタイムチャーＩ・
に示されるように、遅延回路の群遅延量τ，はキャンセ
ルされる。
御電流Ｉ０に対し ■，。ｆ ＝ Ｉ ｅ Ｉ ｃｅ＋ａｙ＝ ２ ・Ｉ ６ の関係があり、基準出力信号Ｃに対する遅延出力信号ｂ
間の遅延量は τ ４ ＝ 〈−≦ｉ；一一＝＝ｉ一＝１−；：１；；
−（； ＋ α 冫 − （一≦”ｒ−二ｒ ｅＶｌ冫
−』： ＋ α 〉？なり、第２図のタイムチャーＩ・
に示されるように、遅延回路の群遅延量τ，はキャンセ
ルされる。
また、電源，温度変動についてもＣ・■は一定であり、
Ｉｃ Ｉｒ■’ Ｉ ｄｅｌａｙの比は変動しないの
で遅延量は一定となる。
Ｉｃ Ｉｒ■’ Ｉ ｄｅｌａｙの比は変動しないの
で遅延量は一定となる。
なお、上記実施例ではバイボーラ１・ランジスタにより
説明したが、ＭＯＳトランジスタでもよい。
説明したが、ＭＯＳトランジスタでもよい。
遅延回路としては基準用の１と遅延用の２とで説明した
が、遅延用の遅延回路２ば２つ以上でもよい。
が、遅延用の遅延回路２ば２つ以上でもよい。
以上説明したように、この発明は、入力される遅延制御
電流に基づき入出力間の遅延時間が制御される遅延回路
を並列接続し、さらに、遅延制御電流を入力して、基準
電流と、この基準電流に対し遅延制御電流に応じた遅延
量を与えるための遅延制御電流を発生する遅延回路とを
備え、一方の遅延回路を基準電流が制御電流として加え
られ基準出力信号を出力する遅延回路とし、他方の遅延
回路を遅延電流が制御電流として加えられ入出力間に基
準出力信号から求める遅延量だけ遅れて遅延出力信号を
出力する′遅延回路とを備えたので、遅延出力信号に対
して、遅延量を正確に設定でき、また安定性のよい遅延
量を得られる効果がある。
電流に基づき入出力間の遅延時間が制御される遅延回路
を並列接続し、さらに、遅延制御電流を入力して、基準
電流と、この基準電流に対し遅延制御電流に応じた遅延
量を与えるための遅延制御電流を発生する遅延回路とを
備え、一方の遅延回路を基準電流が制御電流として加え
られ基準出力信号を出力する遅延回路とし、他方の遅延
回路を遅延電流が制御電流として加えられ入出力間に基
準出力信号から求める遅延量だけ遅れて遅延出力信号を
出力する′遅延回路とを備えたので、遅延出力信号に対
して、遅延量を正確に設定でき、また安定性のよい遅延
量を得られる効果がある。
第１図はこの発明の一実施例による遅延装置を示すブロ
ック図、第２図はそのタイムチャー１・、第３図はこの
発明に用いる遅延制御回路の一実施例を示す図、第４図
は従来の遅延装置のブロックのタイムチャ−１・である
。 図において、１，２は遅延回路、３は遅延制御回路、Ｔ
，は入力端子、Ｔ０は制御端子、Ｔ ０，Ｔ０。は出力
端子、■。は遅延制御電流、Ｉ ｒｅｆは基準電流、Ｉ
＋ｉａｌｉｙは遅延電流である。 なお、各図中の同一符号は同一または相当部分を示す。
ック図、第２図はそのタイムチャー１・、第３図はこの
発明に用いる遅延制御回路の一実施例を示す図、第４図
は従来の遅延装置のブロックのタイムチャ−１・である
。 図において、１，２は遅延回路、３は遅延制御回路、Ｔ
，は入力端子、Ｔ０は制御端子、Ｔ ０，Ｔ０。は出力
端子、■。は遅延制御電流、Ｉ ｒｅｆは基準電流、Ｉ
＋ｉａｌｉｙは遅延電流である。 なお、各図中の同一符号は同一または相当部分を示す。
Claims (1)
- 入力される制御電流に基づき入出力間の遅延時間が制御
される遅延回路を並列接続し、さらに、遅延制御電流を
入力して、基準電流と、この基準電流に対し前記遅延制
御電流に応じた遅延量を与えるための遅延電流を発生す
る遅延制御回路とを備え、前記一方の遅延回路を前記基
準電流が制御電流として加えられ基準出力信号を出力す
る遅延回路とし、他方の遅延回路を前記遅延電流が制御
電流として加えられ入出力間に基準出力信号から求める
遅延量だけ遅れて遅延出力信号を出力する遅延回路とを
備えたことを特徴とする遅延装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1310368A JPH03169116A (ja) | 1989-11-28 | 1989-11-28 | 遅延装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1310368A JPH03169116A (ja) | 1989-11-28 | 1989-11-28 | 遅延装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03169116A true JPH03169116A (ja) | 1991-07-22 |
Family
ID=18004405
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1310368A Pending JPH03169116A (ja) | 1989-11-28 | 1989-11-28 | 遅延装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03169116A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100333689B1 (ko) * | 1998-12-30 | 2002-06-20 | 박종섭 | 저전력지연회로 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62102669A (ja) * | 1985-10-29 | 1987-05-13 | Sony Corp | 撮像素子の位置調整装置 |
-
1989
- 1989-11-28 JP JP1310368A patent/JPH03169116A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62102669A (ja) * | 1985-10-29 | 1987-05-13 | Sony Corp | 撮像素子の位置調整装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100333689B1 (ko) * | 1998-12-30 | 2002-06-20 | 박종섭 | 저전력지연회로 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4448549A (en) | Temperature sensing device | |
| JPH04143791A (ja) | 液晶表示器駆動電源回路 | |
| JPH01137817A (ja) | 遅延回路 | |
| JPS603098A (ja) | 電圧電流変換回路 | |
| JPH08116214A (ja) | 関数発生装置及び温度補償付き発振回路 | |
| US4051446A (en) | Temperature compensating circuit for use with a crystal oscillator | |
| JPH03169116A (ja) | 遅延装置 | |
| JPH05344735A (ja) | 全波整流回路 | |
| JPS625367B2 (ja) | ||
| US20240204761A1 (en) | Discrete time analog circuit | |
| JP2581388B2 (ja) | データ反転回路 | |
| JPS5948429B2 (ja) | 演算回路 | |
| JPH07321288A (ja) | 半導体集積回路、並びにそれを用いたレギュレータ及び温度計 | |
| JPH0344209A (ja) | 電源電圧調整回路 | |
| JPS6019372Y2 (ja) | 温度補償回路 | |
| JPS6174417A (ja) | 電圧制御発振器の温度補償回路 | |
| JPH08107338A (ja) | 周波数変換回路 | |
| JPS5973775A (ja) | デユ−テイ検出回路 | |
| JPH02180420A (ja) | 逓倍回路 | |
| JPH07191772A (ja) | 基準電流発生回路 | |
| JPS63250569A (ja) | 高電圧電流検出回路 | |
| JPH01200714A (ja) | パルス発生装置 | |
| JPH03127507A (ja) | 可変周波数発振器 | |
| JPS6027221A (ja) | 遅延装置 | |
| JPH04213711A (ja) | 定電圧発生装置 |