JPH03169007A - 多層レジストのパターン形成方法 - Google Patents

多層レジストのパターン形成方法

Info

Publication number
JPH03169007A
JPH03169007A JP30955089A JP30955089A JPH03169007A JP H03169007 A JPH03169007 A JP H03169007A JP 30955089 A JP30955089 A JP 30955089A JP 30955089 A JP30955089 A JP 30955089A JP H03169007 A JPH03169007 A JP H03169007A
Authority
JP
Japan
Prior art keywords
resist
energy absorption
pattern
absorption coefficient
coated
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP30955089A
Other languages
English (en)
Inventor
Tomoko Ishida
朋子 石田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP30955089A priority Critical patent/JPH03169007A/ja
Publication of JPH03169007A publication Critical patent/JPH03169007A/ja
Pending legal-status Critical Current

Links

Landscapes

  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
  • Photosensitive Polymer And Photoresist Processing (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 [産業上の利用分野] 本発明は、集積回路構造に用いられる現像工程に関し、
特に露光時の解像度、パターン寸法制御精度の向上を図
った多層レジストのパターン形成方法に関する。
[従来の技術] 一般に、集積回路製造に用いられる現像工程では、ウェ
ハ上にエッチング時にパターン転写の精度を保つために
必要な厚さの単層レジストをウエハ上に塗布し、マスク
パターンを介して露光し、次にこれを現像してウェハ上
にレジストパターンを形成する。第2図(A)(B)は
、従来の単層レジストによるパターン形成方法を示す工
程図である。従来の技術によれば、まず、第2図(A)
に示すようにエッチング時にパターン精度を保つために
必要な厚さのレジストを,塗布した基板16に遠紫外光
13を照射する。その結果、レジストにはレジスト未露
光部14をレジスト露光部13から俊別する露光エネル
ギー分布が形成される.続く工程で、それを現像すると
残像レジスト18にみられるレジストパターンが基板1
6上に形成される。
一方、多層レジスト技術とは、エッチングまたは露光・
現像により上層レジストにパターンを転写し、それをマ
スクとして下層レジストにパターンを転写する技術であ
る。
第3図(A)〜(D)は従来の多層レジストのパターン
形成方法を示す工程図である。従来の技術によれば、ま
ず、第3図(A)に示されているようにエッチング時に
パターン精度を保つために必要な厚さのレジストを塗布
した基板24に遠紫外光21を照射すると、レジスト未
露光部22とレジスト露光部23を分憶する露光エネル
ギー分布がレジスト内に形成される。次に、それを現像
すると残像レジスト26からなるレジストパターンが基
板24上に形成される(,第3図(B))。
次の工程では、ざらにレジストを塗布し遠紫外光29を
照射すると、レジスト未露光部30とレジスト露光部3
1とが発生しく第3図(C))、次に、それを現像する
と残像レジスト34からなるレジストパターンが基板2
4上に形成される。
[発明が解決しようとする問題点コ 上述した従来の単層レジストの現像方法では、エッチン
グ時にパターン寸法の精度を保つため厚いレジスト膜厚
を要求するが、逆に現像時にはレジスト膜が厚いほど解
像度が低下し、パターン寸法制御の精度も悪くなるとい
う矛盾を生じる(VLSI  TECHNOLOGY(
EditedBy  Sze,McGRAW−HILL
  INTERNATIONAL  BOOK  CO
MPANY))。一方、多層レジスト技術は上記矛盾に
対処できるものの、多層レジスト技術はエッチング・露
光・現像等を繰り返さなければならないので工程が複雑
になるという欠点がある(VLSI製造技術(徳山,橋
本 著,日経BP社))。
[発明の従来技術に対する相違点] 上述した従来の多層レジスト技術に対し本発明は、ウェ
ハ上にエネルギー吸収率の高いレジストを塗布し、重ね
てエネルギー吸収率の低いレジストを塗布し、露光・現
像を同時に行うという相違点を有する。
[問題点を解決するための手段] 本発明の要旨は、多層レジスト構造体にパターンを転写
する多層レジストのパターン形成方法において、露光エ
ネルギー吸収率の高い第1レジストを基体上に塗布する
工程と、上記第1レジスト上に露光エネルギー吸収率の
低い第2レジストを塗布し多層レジスト構造体を形成す
る工程と、上記多層レジスト構造体を上記第2レジスト
を感光させるのに必要な光景でマスクパターンを介して
露光する工程と、上記多層レジスト構造体を現像する工
程とを含むことである。
[発明の作用] 本発明によれば第2レジストの未露光部が第1しジプト
のマプ々,bt,T海ft=+t、漱廣しぐプ11の欠
点を工程を複雑にすることなく解決できる。
[実施例コ 裟上叉施柚 次に、本発明の実施例について図面を参照して説明する
第1ffl(A)〜(C)は本発明の一実施例に係る多
層レジストのパターン形成方法の主要工程を示す断面図
である。本実施例によれば、まず、基板3にエッチング
時に精度を保つために必要な膜厚となるようエネルギー
吸収率の高いレジスト2を塗布した後、さらにエネルギ
ー吸収率の低いレジスト1を薄く塗布する(第1図(A
))。次に、エネルギー吸収率の低いレジストを感光す
るのに必要なエネルギーを有する遠紫外光5をマスクパ
ターンを介して照射すると、露光エネルギー分布が発生
し、レジスト未露光部6とレジスト露光部7とがレジス
ト1,2内に形成される。続いて、多層レジスト体を現
像すると、残像レジスト10?72!よhスTIIゾマ
Lpマ々一〜ノ表く覚慣りL2呻π2−セれる。
本実施例によれば、エネルギー吸収率の低いレジストの
未露光部が、実質的には露光時にマスクとしてエネルギ
ー吸収率の高いレジストを覆うため、高解像度、優れた
寸法制御性、定在波効果の緩和等の従来の多層レジスト
の利点を保ちながら、多層レジスト技術の欠点てあるプ
ロセスの複雑化を防ぐことができる。
第2j謹虹飢 4図(A)〜(C)は本発明の第2実施例の主要工程を
示す断面図である。本実施例によれば、まず、第4図(
A)に示されているように、基板39にエッチング時に
精度を保つために必要な膜厚となるようエネルギー吸収
率の高いレジスト38を塗布した後、さらにエネルギー
吸収率の低いレジスト37を薄く塗布する。一次の工程
では、エネルギー吸収率の低いレジストを感光するのに
必要なエネルギーを持つ電子線41を照射すると、レジ
スト未露光部42とレジスト露光部43にみられる露光
エネルギー分布がレジスト内に形成される(第4図(B
))。続く工程でそれを現像すると、残像レジスト46
からなるレジストパターンが基板39上に形成される。
本実施例によれば、エネルギー吸収率の低いレジストの
未露光部が、実質的には露光時にマスクとしてエネルギ
ー吸収率の高いレジストを覆うため、高解像度、優れた
寸法制御性、散乱効果の緩和等の従来の多層レジストの
利点を保ちながら、多層レジスト技術の欠点てあるプロ
セスの複雑化を防ぐことができる。
[発明の効果コ 以上説明したように本発明は、まずウェハにエネルギー
吸収率の高いレジストを十分厚く塗布し、ざらにエネル
ギー吸収率の低いレジストを薄く塗布する。エネルギー
吸収率の低4いレジストの未露光部が、実質的には露光
時にマスクとしてエネルギー吸収率の高いレジストを覆
うため、高解像度、優れた寸法制御性、定在波効果の緩
和、散乱効果の緩和等の従来の多層レジストの利点を保
ちながら、多層レジスト技術の欠点であるプロセスの複
雑化を防ぐことができる。
【図面の簡単な説明】
第1図(A)〜(C)は本発明の第1実施例の主要工程
を示す断面図である。 1・・・・・・エネルギー吸収率の低いレジスト、2・
・・・・・エネルギー吸収率の高いレジスト、3・・・
・・・基板、 5・・・・・・遠紫外光、 6・・・・・・レジスト未露光部、 7・・・・・・レジスト露光部、 10・・・・・残像レジスト、 第2図(A)(B)は従来の単層レジストのパターン形
成方法を示す断面図である。 13・・・・・遠紫外光、 14・・・・・レジスト未露光部、 15・・・・・レジスト露光部、 16・・・・・基板、 18・・・・・残像レジスト。 第3図(A)〜(C)は従来の多層レジストのパターン
形成方法を示す断面図である。 21,29・・・遠紫外光、 22.30・・・レジスト未露光部、 23.31・・・レジスト露光部、 24・・・・・・基板、 26.34・・・残像レジスト。 第4図(A)〜(C)は本発明の第2実施例の主要工程
を示す断面図である。 37・・・・・エネルギー吸収率の低いレジスト、38
・・・・・エネルギー吸収率の高いレジスト、39・・
・・・基板、 41・・・・・電子線、 42・・・・・レジスト未露光部、 43・・・・・レジスト露光部、 46・・・・・残像レジスト。

Claims (1)

  1. 【特許請求の範囲】  多層レジスト構造体にパターンを転写する多層レジス
    トのパターン形成方法において、露光エネルギー吸収率
    の高い第1レジストを基体上に塗布する工程と、 上記第1レジスト上に露光エネルギー吸収率の低い第2
    レジストを塗布し多層レジスト構造体を形成する工程と
    、 上記多層レジスト構造体を上記第2レジストを感光させ
    るのに必要な光景でマスクパターンを介して露光する工
    程と、 上記多層レジスト構造体を現像する工程とを含むことを
    特徴とする多層レジストのパターン形成方法。
JP30955089A 1989-11-29 1989-11-29 多層レジストのパターン形成方法 Pending JPH03169007A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP30955089A JPH03169007A (ja) 1989-11-29 1989-11-29 多層レジストのパターン形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP30955089A JPH03169007A (ja) 1989-11-29 1989-11-29 多層レジストのパターン形成方法

Publications (1)

Publication Number Publication Date
JPH03169007A true JPH03169007A (ja) 1991-07-22

Family

ID=17994365

Family Applications (1)

Application Number Title Priority Date Filing Date
JP30955089A Pending JPH03169007A (ja) 1989-11-29 1989-11-29 多層レジストのパターン形成方法

Country Status (1)

Country Link
JP (1) JPH03169007A (ja)

Similar Documents

Publication Publication Date Title
JP3057879B2 (ja) 半導体装置の製造方法
JPH04115515A (ja) パターン形成方法
US4988609A (en) Method of forming micro patterns
EP0785470A3 (en) Method of providing resist pattern
JPH0219970B2 (ja)
JPH03169007A (ja) 多層レジストのパターン形成方法
JPH02140914A (ja) 半導体装置の製造方法
JPS5914888B2 (ja) パタ−ン形成方法
JPH02238457A (ja) 厚膜フォトレジストパターンの形成方法
JPH07219203A (ja) 位相シフトマスクとその製造方法
JPS59155930A (ja) 微細パタ−ンの形成方法
JPH03283418A (ja) レジストパターン形成方法
JPS61294821A (ja) 微細パタン形成法
JPH09129532A (ja) 微細パターンの形成方法
JPH06326018A (ja) パターン形式用レジスト構造とパターン形成方法
JPH0440456A (ja) フォトマスクの製造方法
JPH02231705A (ja) 現像法
JPS58219738A (ja) 半導体装置の製造方法
JPS60106132A (ja) パタ−ン形成方法
JP2666420B2 (ja) 半導体装置の製造方法
JPS636557A (ja) 微細パタ−ン形成方法
JPS5984427A (ja) パタ−ン形成方法
JPH01130527A (ja) レジストパターンの形成方法
JPH02237105A (ja) 半導体装置の製造方法
JPH0536600A (ja) 半導体装置の製造方法