JPH03159137A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH03159137A JPH03159137A JP29833489A JP29833489A JPH03159137A JP H03159137 A JPH03159137 A JP H03159137A JP 29833489 A JP29833489 A JP 29833489A JP 29833489 A JP29833489 A JP 29833489A JP H03159137 A JPH03159137 A JP H03159137A
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- recessed part
- electrode
- heat dissipating
- heat dissipation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 18
- 239000000758 substrate Substances 0.000 claims abstract description 34
- 230000017525 heat dissipation Effects 0.000 claims description 20
- 229910001218 Gallium arsenide Inorganic materials 0.000 abstract description 27
- 238000007747 plating Methods 0.000 abstract description 8
- 238000000034 method Methods 0.000 abstract description 5
- 238000004519 manufacturing process Methods 0.000 abstract description 4
- 239000002184 metal Substances 0.000 abstract description 4
- 238000005530 etching Methods 0.000 abstract description 3
- 238000004544 sputter deposition Methods 0.000 abstract description 2
- 102000004129 N-Type Calcium Channels Human genes 0.000 description 8
- 108090000699 N-Type Calcium Channels Proteins 0.000 description 8
- 229910000980 Aluminium gallium arsenide Inorganic materials 0.000 description 5
- 230000003321 amplification Effects 0.000 description 4
- 238000003199 nucleic acid amplification method Methods 0.000 description 4
- 238000001020 plasma etching Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 108091006146 Channels Proteins 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000003801 milling Methods 0.000 description 1
- 230000000191 radiation effect Effects 0.000 description 1
- 238000000992 sputter etching Methods 0.000 description 1
- 239000002966 varnish Substances 0.000 description 1
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明は半導体装置に関し、特に、電力増幅素子に備え
られる放熱用電極の構造に関する。
られる放熱用電極の構造に関する。
（ロ）従来の技術
半導体装置の一例であるＧａＡｓパワーＦＥＴはマイク
ロ波帯の電力増幅素子として知られている。
ロ波帯の電力増幅素子として知られている。
このＧａＡｓパワーＦＥＴの高出力特性を得るためには
、大きな直流電力を加える必要があり、これにより、該
ＦＥＴのチャンネル内に大量の熱が発生する。
、大きな直流電力を加える必要があり、これにより、該
ＦＥＴのチャンネル内に大量の熱が発生する。
この熱により、熱抵抗（熱を流れに＜＜シている抵抗、
単位は’Ｃ／ Ｗ ）が増大するため、直列抵抗Ｒｓが
増大し、伝達コンダクタンスｇ、が低下する等のＦＥＴ
特性が劣化する。
単位は’Ｃ／ Ｗ ）が増大するため、直列抵抗Ｒｓが
増大し、伝達コンダクタンスｇ、が低下する等のＦＥＴ
特性が劣化する。
従って、この熱抵抗の低減するために、以下に紹介する
構造が提案されている。
構造が提案されている。
第５図は従来のＧａＡｓパワーＦＥＴの概略断面図であ
る。
る。
図において、５１は半絶縁性ＧａＡｓ基板、５２は表面
がＡｕ鍍金された放熱用電極、５３はｎ型チャンネル層
、５４はゲート電極、５５はソース電極、５６はドレイ
ン電極である。
がＡｕ鍍金された放熱用電極、５３はｎ型チャンネル層
、５４はゲート電極、５５はソース電極、５６はドレイ
ン電極である。
このＧａＡｓパワーＦＥＴでは、ｎ型チャンネル層５３
で発生した熱は、半絶縁性ＧａＡｓ基板５１及び放熱用
電極５２を通って、該放熱用電極５２と接続された放熱
板（図示省略）から放熱されるよう構成されている。
で発生した熱は、半絶縁性ＧａＡｓ基板５１及び放熱用
電極５２を通って、該放熱用電極５２と接続された放熱
板（図示省略）から放熱されるよう構成されている。
熱抵抗は半絶縁性ＧａＡｓ基板５１の厚みを薄くするほ
ど低減できこと、及び、ソース電極５５を放熱用電極５
２と接続子ることにより低減できることに着目し、第６
図に示す構造が提案されている。
ど低減できこと、及び、ソース電極５５を放熱用電極５
２と接続子ることにより低減できることに着目し、第６
図に示す構造が提案されている。
第６図は他の従来のＧａＡｓパワーＦＥＴの概略断面図
である。第５図と同一部分には同一符号を付しその説明
は省略する。
である。第５図と同一部分には同一符号を付しその説明
は省略する。
このＧａＡｓパワーＦＥＴでは、半絶縁性ＧａＡｓ基板
５１の厚みＴｌを第５図の従来例に比して、大幅に小さ
くするとともに、放熱用電極５２をソース電極５５に接
続した構造になっている。
５１の厚みＴｌを第５図の従来例に比して、大幅に小さ
くするとともに、放熱用電極５２をソース電極５５に接
続した構造になっている。
この構造はバイアホールＰ、Ｈ，Ｓ、（ｐ １ ａ ｔ
ｅ ｄｈｅａｔ ５ｉｎｋ）と通常呼ばれている。
ｅ ｄｈｅａｔ ５ｉｎｋ）と通常呼ばれている。
（ハ）発明が解決しようとする課題
第６図に示したＰ、Ｈ９Ｓ、構造は、第５図に示した構
造に比して熱抵抗を低減できるものの以下に示す問題が
ある。
造に比して熱抵抗を低減できるものの以下に示す問題が
ある。
ａ、半絶縁性ＧａＡｓ基板５１の厚さが約１０μｍと薄
いため、製造工程中の取扱いが難しい。
いため、製造工程中の取扱いが難しい。
ｂ１機械的強度を上げるために放熱用電極にＡｕ鍍金を
施す場合、Ａｕ鍍金の厚さを約３５μｍにする必要があ
り、コストが高くつく。
施す場合、Ａｕ鍍金の厚さを約３５μｍにする必要があ
り、コストが高くつく。
（ニ）課題を解決するための手段
本発明は半導体基板の裏面に放熱用電極を備えた半導体
装置において、前記半導体基板の裏面には連続した凹部
が設けられ、かつ、前記放熱用電極は前記凹部上に形成
されくし形をなしていることを特徴とする半導体装置で
ある。
装置において、前記半導体基板の裏面には連続した凹部
が設けられ、かつ、前記放熱用電極は前記凹部上に形成
されくし形をなしていることを特徴とする半導体装置で
ある。
（ホ）作用
本発明によれば、基板には凹部が形成されているだけな
ので、該基板の機械的強度は保たれ、しかも、凹部内に
放熱用電極が位置する（すなわち、この部分の基板の厚
さが薄い）ので、熱が放熱される。
ので、該基板の機械的強度は保たれ、しかも、凹部内に
放熱用電極が位置する（すなわち、この部分の基板の厚
さが薄い）ので、熱が放熱される。
（へ）実施例
第１図は本発明の第１の実施例のＧａＡｓパワーＦＥＴ
の概略断面図、第２図はその部分平面図である。
の概略断面図、第２図はその部分平面図である。
図において、ｌは半絶縁性ＧａＡｓ基板、２は表面がＡ
ｕ鍍金された放熱用電極、３はｎ型チャンネル層、４は
ゲート電極、５はソース電極、６はドレイン電極である
。
ｕ鍍金された放熱用電極、３はｎ型チャンネル層、４は
ゲート電極、５はソース電極、６はドレイン電極である
。
このＧａＡｓパワーＦＥＴの製造方法は以下の通りであ
る。
る。
まず、半絶縁性ＧａＡｓ基板１上に電極４．５゜６を形
成した後、裏面からケミカルエツチングして該基板ｌの
厚さを約８０μｍとする。
成した後、裏面からケミカルエツチングして該基板ｌの
厚さを約８０μｍとする。
基板ｌの裏面にレジストを形成し、このレジストをパタ
ーニングし、該レジストをマスクとして基板１の裏面側
からＣＣＩ、とＯ，ガスを用いたＲＩＥ（リアクティブ
イオンエツチング）あるいはＡｒガスを用いたイオンミ
リングにより、エツチングして凹部７を形成し、基板ｌ
裏面をくし形に加工する。四部７の部位の基板ｌの厚さ
Ｔ２はｎ型チャンネル層３に達しないように約５〜１０
μｍとした。また、凹部７間の間隔りはできるだけ小さ
いほうが望ましいが、機械的強度や加工性から考えて、
約１０μｍとした。
ーニングし、該レジストをマスクとして基板１の裏面側
からＣＣＩ、とＯ，ガスを用いたＲＩＥ（リアクティブ
イオンエツチング）あるいはＡｒガスを用いたイオンミ
リングにより、エツチングして凹部７を形成し、基板ｌ
裏面をくし形に加工する。四部７の部位の基板ｌの厚さ
Ｔ２はｎ型チャンネル層３に達しないように約５〜１０
μｍとした。また、凹部７間の間隔りはできるだけ小さ
いほうが望ましいが、機械的強度や加工性から考えて、
約１０μｍとした。
次に、基板１の裏面にスパッタ法によりＴｉ／Ｐ ｔ
／ Ａ ｕ金属を形成し、この金属上にＡｕ鍍金を行い
、凹部７を埋め、放熱用電極２を形成する。
／ Ａ ｕ金属を形成し、この金属上にＡｕ鍍金を行い
、凹部７を埋め、放熱用電極２を形成する。
このＡｕ鍍金は厚さＴ３が約５μｍとなるように行う。
厚さＴ３が５μｍと小さく、チャンネル付近にのみ凹部
７を設けているので、鍍金量は第６図の従来例に比して
、約半分となる。
７を設けているので、鍍金量は第６図の従来例に比して
、約半分となる。
第３図は本発明の第２の実施例のＧａＡｓパワーＦＥＴ
の概略断面図である。第１図と同一部分には同一符号を
付しその説明は省略する。
の概略断面図である。第１図と同一部分には同一符号を
付しその説明は省略する。
この第２の実施例では、ｎ型チャンネル層３の下にノン
ドープＡｌＧａＡｓ層８を設けている。
ドープＡｌＧａＡｓ層８を設けている。
これにより、前述の基板ｌ裏面のＲＩＥの工程において
、基板ｌとノンドープＡｌＧａＡｓ層８の選択エツチン
グの比は１００倍程庇上なる（すなわちノンドープＡｌ
ＧａＡｓ層８はエツチングされにくい。）ので、凹部７
がｎ型チャンネル層３に達するということを防止するこ
とができ、第１の実施例に比して加工性が向上する。
、基板ｌとノンドープＡｌＧａＡｓ層８の選択エツチン
グの比は１００倍程庇上なる（すなわちノンドープＡｌ
ＧａＡｓ層８はエツチングされにくい。）ので、凹部７
がｎ型チャンネル層３に達するということを防止するこ
とができ、第１の実施例に比して加工性が向上する。
また、ノンドープＡｌＧａＡｓ層８の厚さをｌ〜２μｍ
程度にすることにより、凹部７において、ｎ型チャンネ
ル層３と放熱用電極２の距離が極めて接近して、第１の
実施例に比して、放熱効果が向上する。
程度にすることにより、凹部７において、ｎ型チャンネ
ル層３と放熱用電極２の距離が極めて接近して、第１の
実施例に比して、放熱効果が向上する。
第４図は本発明の第３の実施例のＧａＡｓパワーＦＥＴ
の概略断面図である。第１図と同一部分には同一符号を
付しその説明は省略する。
の概略断面図である。第１図と同一部分には同一符号を
付しその説明は省略する。
この第３の実施例では、基板１裏面のＲＩＥの工程を２
回行い、ソース電極５に対応する部位の凹部７のみを貫
通させ、ソース電極５と放熱用電極２を接続している。
回行い、ソース電極５に対応する部位の凹部７のみを貫
通させ、ソース電極５と放熱用電極２を接続している。
これにより、ソース電極５からも熱が放熱され、第１の
実施例に比して、放熱効果が向上する。
実施例に比して、放熱効果が向上する。
尚、上記では本発明をＧａＡｓパワーＦＥＴに適用した
場合について説明したが、バイポーラトランジスタ等の
他の電力増幅素子やＧａＡｓ以外の化合物半導体を用い
た電力増幅素子にも適用することができる。
場合について説明したが、バイポーラトランジスタ等の
他の電力増幅素子やＧａＡｓ以外の化合物半導体を用い
た電力増幅素子にも適用することができる。
（ト）発明の効果
本発明は以上の説明から明らかなように、以下の効果を
奏する。
奏する。
ａ、半導体基板の裏面には連続した凹部が設けられるだ
けであり、製造工程中の取扱いが簡単である。
けであり、製造工程中の取扱いが簡単である。
ｂ０機械的強度を上げるために放熱用電極にＡｕ鍍金を
施す場合、従来に比して鍍金量が少なくなり、ニス上を
低減できる。
施す場合、従来に比して鍍金量が少なくなり、ニス上を
低減できる。
第１図は本発明の第１の実施例のＧａＡｓパワーＦＥＴ
の概略断面図、第２図はその部分平面図、第３図は本発
明の第２の実施例のＧａＡｓパワーＦＥＴの概略断面図
、第４図は本発明の第３の実施例のＧａＡｓパワーＦＥ
Ｔの概略断面図、第５図は従来のＧａＡｓパワーＦＥＴ
の概略断面図、第６図は他の従来のＧａＡｓパワーＦＥ
Ｔの概略断面図である。 １・・・半絶縁性ＧａＡｓ基板、２・・・放熱用電極、
３・・・ｎ型チャンネル層、４・・・ゲート電極、５・
・・ソース電極、６・・・ドレイン電極、７・・・凹部
、８・・・ノンドープＡｌＧａＡｓ層。 第３図 第６図
の概略断面図、第２図はその部分平面図、第３図は本発
明の第２の実施例のＧａＡｓパワーＦＥＴの概略断面図
、第４図は本発明の第３の実施例のＧａＡｓパワーＦＥ
Ｔの概略断面図、第５図は従来のＧａＡｓパワーＦＥＴ
の概略断面図、第６図は他の従来のＧａＡｓパワーＦＥ
Ｔの概略断面図である。 １・・・半絶縁性ＧａＡｓ基板、２・・・放熱用電極、
３・・・ｎ型チャンネル層、４・・・ゲート電極、５・
・・ソース電極、６・・・ドレイン電極、７・・・凹部
、８・・・ノンドープＡｌＧａＡｓ層。 第３図 第６図
Claims (1)
- 【特許請求の範囲】 １半導体基板の裏面に放熱用電極を備えた半導体装置に
おいて、 前記半導体基板の裏面には連続した凹部が設けられ、か
つ、前記放熱用電極は前記凹部上に形成されくし形をな
していることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1298334A JP2865333B2 (ja) | 1989-11-16 | 1989-11-16 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1298334A JP2865333B2 (ja) | 1989-11-16 | 1989-11-16 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03159137A true JPH03159137A (ja) | 1991-07-09 |
| JP2865333B2 JP2865333B2 (ja) | 1999-03-08 |
Family
ID=17858321
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1298334A Expired - Fee Related JP2865333B2 (ja) | 1989-11-16 | 1989-11-16 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2865333B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08203914A (ja) * | 1995-01-27 | 1996-08-09 | Nec Corp | 半導体装置 |
| JPH09181190A (ja) * | 1995-12-26 | 1997-07-11 | Nec Corp | 高出力半導体装置 |
| JP2011187518A (ja) * | 2010-03-05 | 2011-09-22 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置およびその製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5778655U (ja) * | 1980-10-30 | 1982-05-15 |
-
1989
- 1989-11-16 JP JP1298334A patent/JP2865333B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5778655U (ja) * | 1980-10-30 | 1982-05-15 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08203914A (ja) * | 1995-01-27 | 1996-08-09 | Nec Corp | 半導体装置 |
| JPH09181190A (ja) * | 1995-12-26 | 1997-07-11 | Nec Corp | 高出力半導体装置 |
| JP2011187518A (ja) * | 2010-03-05 | 2011-09-22 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2865333B2 (ja) | 1999-03-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| GB2243950A (en) | Field effect transistors | |
| JPH08213409A (ja) | 半導体装置 | |
| JPH03159137A (ja) | 半導体装置 | |
| JPS61105845A (ja) | 開口形成方法 | |
| JPS609185A (ja) | 半導体レ−ザ集積回路装置 | |
| JPH0399470A (ja) | 半導体装置の製造方法 | |
| JPH01120853A (ja) | 半導体装置 | |
| JPS5642380A (en) | Manufacture of schottky barrier type semiconductor device | |
| JPH05152340A (ja) | 電界効果トランジスタ | |
| JPH04335550A (ja) | 半導体装置の製造方法 | |
| JP2845232B2 (ja) | 半導体装置 | |
| JPH0529506A (ja) | 半導体装置 | |
| KR100311463B1 (ko) | 플레이티드히트씽크제조방법 | |
| JPH0529357A (ja) | 電界効果トランジスタ | |
| JPH0491441A (ja) | 電界効果トランジスタの製造方法 | |
| JPH08195402A (ja) | 半導体装置およびその製造方法 | |
| JPH0346353A (ja) | 配線形成方法 | |
| JPS6027172A (ja) | 電界効果トランジスタ装置 | |
| JPS60111475A (ja) | 半導体装置及びその製造方法 | |
| JPS6050957A (ja) | ヘテロ接合バイポ−ラ半導体装置 | |
| JPH06283725A (ja) | 半導体装置及びその製造方法 | |
| JP2774597B2 (ja) | 電界効果型トランジスタの製造方法 | |
| JPH05234941A (ja) | 放熱用金属メッキ層の形成方法 | |
| JPH04372171A (ja) | 半導体装置の製造方法 | |
| JPS61168966A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |