JPH03154449A - 信号判別回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、信号判別回路に関し、さらに特定的には、
入力信号が正常か否かを判別する信号判別回路に関する
。

［従来の技術］ 従来、たとえばビデオテープレコーダのようにマイクロ
コンピュータを内蔵した電子機器においては、マイクロ
コンピュータから各機能ブロックへのモード命令をシリ
アルコードで送るのが一般的である。これは、パラレル
コードで送るよりもシリアルコードで送る方が信号線の
数が少なくてすむからである。しかしながら、シリアル
コードでモード命令を伝送した場合、静電気やラインノ
イズ等によってビットエラーが生じやすくなり、誤動作
の原因となる。そこで、このような電子機器においては
、マイクロコンピュータから送られてきたシリアルコー
ドが正常か否かを判別するための信号判別回路が設けら
れており、この信号判別回路によってシリアルコードが
正常と判断された場合のみマイクロコンピュータからの
モード命令を各機能ブロックへ伝送するようにしている
。

ここで、マイクロコンピュータはモード命令を伝送する
とき対応するシリアルコードを複数回連続して送るよう
にしている。そのため、上記信号判別回路は、同一のシ
リアルコードが連続して送られてきたときにそのシリア
ルコードが正しいものと判断するように構成されている
。このような信号判別回路の従来例を以下に示す。

第４図は、従来の信号判別回路の構成を示すブロック図
である。図において、シリアル入力信号すは、クロック
信号Ｃに同期してシリアル−パラレル変換回路１に取込
まれる。シリアル−パラレル変換回路１は、取込んだシ
リアル入力信号をパラレル出力信号ｄに変換して出力す
る。このパラレル出力信号ｄは、ストローブ信号ａの終
了点（立下がり点）で−時記憶回路４に記憶される。

この−時記憶回路４から読出された信号ｇとシリアル−
パラレル変換回路１の出力信号ｄとは、コンパレータ５
に与えられ比較される。コンパレータ５は、上記信号ｇ
とｄが一致しているとき、致信号りを活性状態（たとえ
ば、ハイレベルの状ｊＱ４）にする。この一致信号りは
ゲート回路６に与えられる。また、ゲート回路６には前
述のストローブ信号ａが与えられる。ゲート回路６は、
コンパレータ５において信号ｇとｄとの一致が検出され
たとき、すなわち一致信号りが活性状態となったときに
、ストローブ信号ａに同期して出力書換信号ｉを導出す
る。この出力書換信号ｉは出力回路７に与えられる。出
力回路７は、たとえばラッチ回路を含み、出力書換信号
ｉに同期してシリアル−パラレル変換回路１からのパラ
レル出力信号ｄを保持する。出力回路７に保持された信
号は、出力信号ｊとして導出され、図示しない機能ブ０
ツクへ伝送される。

第４図に示す従来の信号判別回路によれば、同一の情報
が２度以上連続して人力されたとき、出力回路７に保持
される出力信号が書換えられるため、人力された信号が
正常か否かを精度良く判別することができる。

［発明が解決しようとする課題］ しかしながら、第４図に示す従来の信号判別回路では、
電気モータによるラインノイズや静電気による誤った情
報が入力信号ライン上に乗ってしまった場合に、その誤
った情報が２ｒｆｉ以上連続して入力されると、出力回
路７における出力信号が誤って書換えられることがある
という問題点があった。また、第４図に示す従来の信号
判別回路では、正常な信号の伝送途中にコ（った情報が
入った場合、正しい情報を受取る時間が長くなってしま
うという問題点があった。

上記の問題点を、第５図のタイミングチャートを参照し
てさらに具体的に説明する。第５図のタイミングチャー
トでは、■から■で示す期間までデータＡが送られてき
ているが、その途中にラインノイズ等によりノイズ信号
■（データはすべて“Ｌ２レベルであり、データビット
数ｎ〉所定ビット数ｉ）が入った場合、−時記憶回路４
の出力信号ｇはデータＡになり、シリアル−パラレル変
換回路１の出力信号ｄはデータ（Ｌ）（すべてのビット
が“Ｌ”レベルのデータであるという意味）になる。し
たがって、出力信号ｇとｄは一致していないので、最終
の出力信号ｊは書換えられることなく、データＡが出力
されている。しかし、次にノイズ信号■（データはすべ
て“Ｌ”で、ｎく１）入った場合、出力信号ｇはノイズ
信号■のデータ（Ｌ）となり、出力信号ｄはノイズ信号
■の一部およびノイズ信号■のデータ（共にすべて“Ｌ
”レベルのデータ）になる。したがって、出力信号ｇと
出力信号ｄは一致したことになり、最終の出力信号ｊが
データ（Ｌ）に書換えられてしまう。さらに、正常な信
号■（データＡ）が送られてきても、出力信号ｄはデー
タＡＩ：書換えられるが、出力信号ｇはデータ（Ｌ）で
あるから、コンパレータ５において一致が判断されず、
最終の出力信号ｊはノイズによるデータのままである。

次に、信号■から■までの期間は、データＡからデータ
Ｂへの書換動作が行なわれている。信号■（データＢ）
が送られてきたときには、出力信号ｇはデータＡであり
、出力信号ｄはデータＢである。したがって、コンパレ
ータ５において信号の一致が判断されず、最終の出力信
号Ｊは書換えられず、データ（Ｌ）のままである。さら
に、ノイズ信号■（データ？はデータＡでもデータＢで
もない）が入ると、出力信号ｇはデータＢに、出力信号
ｄはデータ？書換えられるが、一致しないため、最終の
出力信号ｊは書換えられず、データ（Ｌ）のままである
。信号■（データＢ）が入ったとき、出力信号ｇはデー
タ？に、信号ｄはデータＢに書換えられ、さらに信号■
（データＢ）が入ったとき、出力信号ｇはデータＢに、
出力信号ｄはデータＢに書換えられ、ここで出力信号ｇ
とｄの一致がコンパレータ５で判断され、ようやく最終
の出力信号ｊがデータＢ１．：書換えられる。

以上の説明からもわかるように、第４図の信号判別回路
では、ラインノイズ等により全く別のデータに書換えら
れたり、データ書換に時間がかかるという問題点があっ
た。

この発明は、上記のような問題点を解消するためになさ
れたもので、たとえ誤った信号が連続して入力されても
誤った信号を取込むことなく、また新しい情報への書換
動作が高速に行なえるような信号判別回路を提供するこ
とを目的とする。

［課題を解決するための手段］ この発明にかかる信号判別回路は、入力信号が正常か否
かを判別するものであって、ビット判別手段と、第１の
記憶１段と、第２の記憶手段と、比較手段と、出力回路
手段とを備えている。ビット判別手段は、入力信号が予
め定める所定ビット数を有しているか否かを判別する。

第１の記憶手段は、ビット判別手段の出力に応答して制
御され、入力信号が所定ビット数を有するとき、当該入
力信号を記憶する。第２の記憶手段は、ビット判別手段
の出力に応答して制御され、入力信号が所定ビット数を
有するとき、第１の記憶手段がそれまで記憶していた入
力信号を記憶する。出力回路手段は、比較手段の出力に
応答して制御され、第１の記憶手段に記憶された入力信
号と第２の記憶手段に記憶された入力信号とが同じ内容
であるとき、第１の記憶手段に記憶されている入力信号
を出力信号として設定する。

［作用］ この発明においては、予め定められる所定ビット数を有
する同一内容のデータが連続して入力されたときのみ出
力回路手段の設定内容が書換えられることにより、誤っ
た信号が連続して人力されてもそのデータによって出力
信号の内容が変更されることがない。また、誤った信号
が人力されても第２の記憶手段にはその前に入力された
正しい信号が記憶されているので、その後に正しい信号
が入力されたときには、第１の記憶手段と第２の記憶手
段との記憶内容がすぐに一致することにより、正しい入
力信号を素早く取込むことができる。

［実施例］ 第１図は、この発明の一実施例による信号判別回路の構
成を示すブロック図である。図において、この実施例に
おいては、第４図に示す従来の信号判別回路の構成に加
えてビット判別回路２および一時記憶回路３が新たに設
けられている。ビット判別回路２は、シリアル入力信号
すとともに送られてくるクロック信号Ｃのパルス数を計
数することにより、シリアル入力信号すが予め定められ
る所定ビット数を有するか否かを判定する回路である。

このビット判別回路２から導出されるビット判定信号ｅ
は、ストローブ信号ａに同期して一時記憶回路３および
４、ゲート回路６に与えられる。

−時記憶回路３は、ビット判別回路２がシリアル入力信
号すが予め定められる所定ビット数を有していると判定
したときに、その記憶内容がシリアル−パラレル変換回
路１の出力信号ｄに書換えられる構成となっている。−
時記憶回路４は、同じくビット判別回路２が予め定めら
れる所定ビ、、ト数を有するシリアル入力信号すを判別
したときに、−時記憶回路３から読出された信号ｆ（新
たなパラレル出力信号ｄに書換えられる直前に記憶され
ていた信号）を記憶する構成となっている。

次に、第２図のタイミングチャートを参照して、第１図
に示す実施例の全体的な動作を説明する。

シリアル入力信号すはクロック信号Ｃに同期してシリア
ル−パラレル変換回路１−に取込まれ、ノクラレル出力
信号ｄとなるが、このときビ・ソト判別回路２はストロ
ーブ信号ａの“Ｈ“レベルの期間中のクロック数を計数
し、その計数値が所定のビット数のときのみピッＩ・判
定信号ｅを活性状態（“Ｈ”レベルの状態）とする。こ
のビ・ソト判定信号ｅの立上がりに応答して、−時記憶
回路３はそのときシリアル−パラレル変換回路］から出
力されているパラレル出力信号ｄを記憶する。また、ビ
ット判定信号ｅの立上がりに応答して、−時記憶回路４
は一時記憶回路３にそれまで記憶されていた信号ｆを取
込んで記憶する。ビ・ノドコン、（レータ５は、−時記
憶回路３および４に記憶された信号ｆおよびｇの内容を
比較し、両者が一致しているか否かを判定する。両信号
ｆおよびｇが一致した場合、ビットコンパレータ５は一
致信号りを活性状態（たとえば“Ｈ“レベルの状態）と
する。

ゲート回路６は一致信号りが活性状態となると、ストロ
ーブ信号ａに同期して出力書換信号ｌを活性状態（たと
えば“Ｈ”レベルの状態）とする。

出力回路７は、出力書換信号ｉが活性状態になると、そ
の保持内容が一時記憶回路３の出力信号ｆ（最新の人力
情報）に書換えられる。

上述のごとく、第１図の実施例によれば、−時記憶回路
３および４は、シリアル入力信号すが所定ビット長以外
のときは書換えられることがない。

また、−時記憶回路３および４の記憶内容が一致したと
きのみ出力信号ｊが書換えられる。

次に、電気モータによるラインノイズや静電気による誤
った情報の入力があった場合、第１図の実施例の信号判
別回路がそれらを除去する様子を、第３図のタイミング
チャートを参照して説明する。

なお、図中、データブロックの■、■、■および■が正
しい情報であり、■、■および■が誤った情報である。

今、データＡが取込まれている状態で、データブロック
■が入力されると、入力ビツト数ｎと予め定められた所
定ビット数１とがｎ−１となるから、データブロック■
の情報（データＡ）は−時記憶回路１に書込まれ、また
、−時記憶回路１に書込まれていた情報（ここではデー
タＡ）が−時記憶回路４に書込まれる。このとき、もと
もと取込まれていた情報とデータブロック■の情報とは
同一であるから、ビットコンパレータ５からの一致信号
りは活性状態とされ、出力回路７から出力される情報は
データＡである。次に、入力されるデータブロック■お
よびデータブロック■はデータ長が予め定められる所定
ビット数ｉと異なるため、ビット判定信号ｅが活性化さ
れず、−時記憶回路３および４の記（８，内容は書換え
られない。したがって、出力回路７に保持される出力信
号ｊも書換えられない。ここで、ラインノイズや静電気
によって作られる誤情報は、そのデータ長もデータ内容
も共に合致することがほとんどない。そのため、第１図
に示す実施例のように、人力された情報が予め定められ
る所定のビット数を６し、かつ前に人力された情報と同
一内容を白′するときのみ出力信号ｊを書換えるように
すれば、入力信号すが正常か否かを極めて高精度に判別
することができる。

次に、新しいデータに書換える途中に誤ったデータが入
った場合の動作を説明する。第３図の例では、データブ
ロック■から新しいデータの書換転送を行なっているが
、データブロック■に予め定められる所定のビット数を
有さない誤ったデータ？が入った場合、ビット判別回路
２からのビット判定信号ｅは活性状態とされず、データ
他ブロック■のデータ？は一時記憶回路３に取込まれな
い。続いて、データブロック■のデータＢ（正しいデー
タ）が人力されると、ビット判定信号ｅが活性化され、
−時記憶回路３にこのデータＢが書込まれる。したがっ
て、−時記憶回路４に記憶されているデータブロック■
のデータＢと一時記憶回路３に記憶されているデータブ
ロック■のデータＢとがビットコンパレータ５において
比較され、一致信号りが活性化される。そのため、ゲー
ト回路６からの出力書換信号ｉによって出力回路７の保
持内容がそのときの一時記憶回路３の出力信号ｆ　（デ
ータブロック■のデータＢ）に書換えられる。このよう
に、第１図の実施例では、データの書換途中に誤ったデ
ータが入力されても、その後に正しいデータが入力され
ると即座に出力回路７の保持内容が正しいデータに書換
えられるため、第４図に示す従来の信号判別回路に比べ
て素早く正しいデータを受取ることができる。なお、ゲ
ート回路６から出力される出力書換信号ｌを送信側（マ
イクロコンピュータ側）に戻すことにより、送信側へデ
ータの受取状況を知らせることもできる。

なお、上記実施例では、シリアル入力信号すを一旦パラ
レル出力信号ｄに変換して人力データの正誤判定を行な
うようにしているが、シリアルデータのままで正、誤判
定を行ない、その後にパラレルデータに変換するように
してもよい。

［発明の効果］ 以上のように、この発明によれば、たとえ誤ったデータ
が連続して送られてきてもそのような誤ったデータを取
込むことがなく、従来の信号判別回路に比べて、データ
の正誤判別の精度を格段に向上することができる。また
、新しいデータへの書換途中に誤ったデータが入力され
ても、再び正しいデータが入力されると即座にその正し
いデータを取込むことができ、正しいデータへの書換動
作を従来の信号判別回路に比べて早めることができる。

【図面の簡単な説明】

第１図は、この発明の一実施例の構成を示すブロック図
である。 第２図および第３図は、第１図に示す実施例の動作を説
明するためのタイミングチャートである。 第４図は、従来の信号判別回路の構成を示すブロック図
である。 第５図は、第４図に示す従来の信号判別回路の動作を説
明するためのタイミングチャートである。 図において、１はシリアル−パラレル変換回路、２はビ
ット判別回路、３および４は一時記憶回路、５はビット
コンパレータ、６はゲート回路、７は出力回路を示す。 寄 ４ 図

Claims (1)

1. 【特許請求の範囲】 　入力信号が正常か否かを判別する信号判別回路であっ
   て、 前記入力信号が予め定める所定ビット数を有しているか
   否かを判別するビット判別手段、 前記ビット判別手段の出力に応答して制御され、前記入
   力信号が前記所定ビット数を有するとき、当該入力信号
   を記憶する第１の記憶手段、 前記ビット判別手段の出力に応答して制御され、前記入
   力信号が前記所定ビット数を有するとき、前記第１の記
   憶手段がそれまで記憶していた入力信号を記憶する第２
   の記憶手段、 前記第１の記憶手段に記憶された入力信号と前記第２の
   記憶された入力信号とが同じ内容であるか否かを比較す
   る比較手段、および 前記比較手段の出力に応答して制御され、前記第１の記
   憶手段に記憶された入力信号と前記第２の記憶手段に記
   憶された入力信号とが同じ内容であるとき、前記第１の
   記憶手段に記憶されている入力信号を出力信号として設
   定する出力回路手段を備える、信号判別回路。