JPH0315215B2

JPH0315215B2 -

Info

Publication number: JPH0315215B2
Application number: JP59279921A
Authority: JP
Inventors: Mitsuki Fukuzumi
Original assignee: Fuji Facom Corp
Current assignee: Fuji Facom Corp
Priority date: 1984-12-29
Filing date: 1984-12-29
Publication date: 1991-02-28
Also published as: JPS61160165A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は記憶装置の二重化状態保持方式、さら
に詳しく云えば、停電直前の二重化状態を停電以
後も保持するための記憶装置の二重化状態保持方
式に関する。

〔従来の技術〕

従来の技術による記憶装置の二重化方式として
は次のようなものが知られている。すなわち、二
重化された２個の記憶装置をそれぞれＡ，Ｂとす
る。書き込み時には同時に動作させて、同一アド
レスに同一内容を書き込む。そして読み出し時に
２個の記憶装置のうちのいづれか一方、例えばＡ
のみがデータを出力する。ここにデータを出力す
る方を常用側、データを出力しない方を待機側と
呼ぶ。

いま、Ａを常用側、Ｂを待機側とする。データ
の読み出し時常用側の記憶装置Ａでエラーが生ず
ると、Ａは常用側から自動的に待機側に切換る。
記憶装置Ｂは、記憶装置Ａの常用から待機への状
態の変化の通知を受けて常用側に切換り、直ちに
正常なデータを出力する。この結果、Ｂが常用
側、Ａが待機側となつて二重化構成が継続され
る。こうして記憶装置Ａ，Ｂの同一アドレスの記
憶素子が共にエラーを発生しない限り、記憶装置
としては見かけ上正常に動作する。一般に、この
ように記憶装置を二重化した場合、２個の記憶装
置の同一アドレスの記憶素子がこわれることは非
常に稀なので、このような二重化方式は、信頼性
を向上させる点において極めて有効な方式である
と言える。

この様な二重化構成においては２つの記憶装置
ＡおよびＢは全く同格なので電源立上時、先ずど
ちらを常用側とするかは２つの記憶装置Ａおよび
Ｂの間で先に常用側となる優先順位を決めておか
なければならない。しかし、このようにしたため
に、次の様な問題が生ずる。

すなわち、電源立上り時に常用側となる記憶装
置が常に一方に定められているため、停電等によ
る電源断後の復電時に、電源断直前の常用／待機
の状態を復元することができないという問題であ
る。

第４図に従来技術による記憶装置の二重化構成
の例の接続を示す。

第４図において、ＡおよびＢは同格の記憶装
置、１２はシステムバスを示す。なお記憶装置Ａ
およびＢにおいて、１，１′は記憶素子群、２，
２′はアドレスデコーダ、３，３′はエラー検出
部、４，４′はエラー検出信号、５，５′は二重化
制御部、６，６′は常用信号、７，７′は設定部、
８，８′はアドレス入力、９，９′は入力データ、
１０，１０′は出力データ、１１は相互監視信号、
１３，１３′はアンドゲートである。

まず、動作を開始させるに先立つて、記憶装置
Ａ，Ｂのそれぞれの設定部７，７′を異る状態に
設定しておく。二重化制御部５，５′は設定部７，
７′の異る出力を受け、二重化制御部５，５′より
出力する常用信号６，６′をそれぞれハイおよび
ローの異るレベルとし、アンドゲート１３を導
通、アンドゲート１３′を非導通としておく。

書き込み時、システムバス１２のアドレスバス
にアドレス入力を与えるとともに同じくデータバ
スに入力データを与える。上記アドレス入力は同
一のアドレス入力８，８′として、アドレスデコ
ーダ２，２′に達し、それぞれデコードされ記憶
素子群１，１′のアドレスを指定し、同時にデー
タバスから入力する入力データ９，９′を記憶素
子群１，１′にそれぞれ書き込む。すなわち、記
憶素子群１，１′の同一のアドレスに同一のデー
タが書き込まれる。

読み出し時は、システムバス１２のアドレスバ
スにアドレス入力を与える。このアドレス入力は
同一のアドレス入力８，８′としてアドレスデコ
ーダ２，２′に達し、それぞれデコードされ記憶
素子群１，１′のアドレスをそれぞれ指定し、そ
のアドレスに記憶されているデータを読み出し、
出力データ１０，１０′として出力する。

常用側の記憶装置Ａでは前記のようにアンドゲ
ート１３が導通しているので出力データ１０はこ
のアンドゲート１３を通過してシステムバス１２
のデータバスに出力する。

他方、待機側の記憶装置Ｂでは前述のようにア
ンドゲート１３′は非導通であるので出力データ
１０′はこのアンドゲート１３′に阻止されてシス
テムバス１２には出力しない。

結局常用側の記憶装置Ａのデータのみ出力す
る。

常用側の記憶装置Ａの出力データ１０にエラー
があるとする。出力データ１０は常にエラー検出
部３において検査されるが、この場合出力データ
１０にエラーがあるので、エラー検出部３はこの
エラーを検出し、エラー検出信号４を二重化制御
部５に送る。

二重化制御部５では上記エラー検出信号４を受
けると、これに応答して、常用信号６をローレベ
ルとし、アンドゲート１３を非導通として出力デ
ータ１０がシステムバス１２に達することを阻止
し、また、相互監視信号１１を記憶装置Ｂの二重
化装置５′に送り、今まで常用側であつた記憶装
置Ａが待機側に移行したことを通知する。

記憶装置Ｂではその二重化制御部５′が相互監
視信号１１を受信すると、設定部７′の設定の如
何に拘らず、エラー検出信号４′の不存在を条件
としてその常用信号６′をローからハイに転じさ
せ、アンドゲート１３′を非導通より導通に転じ
させる。従つて、上記記憶装置Ａが常用側であつ
たときと同様に読み出された出力データ１０′は
アンドゲート１３′を通過してシステムバス１２
に出力される。

このように、記憶装置Ａは常用側より待機側
へ、記憶装置Ｂは待機側から常用側に移行し、こ
の状態で動作を継続する。

しかし、一旦停電し、その後復電すると、前記
したように、設定部７，７′の設定に従つて、記
憶装置Ａが常用側とし、記憶装置Ｂが待機側とし
て立上り、動作を開始し、停電直前の状態は保持
されない。

〔発明が解決しようとする問題点〕

本発明は、記憶装置の二重化方式において、電
源立上り時に常用側となる記憶装置が常に一方に
定められているために停電後の復電時に停電直前
の常用／待機の状態に復元することができないと
いう従来の技術の問題点を解決し、二重化制御の
利点をそこなうことなく、電源断→復電の前後
で、二重化状態（常用／待機の状態）を不変に保
持することを目的とする。

〔問題点を解決するための手段〕

本発明は、二重化された記憶装置にそれぞれ二
重化制御部を設けて各二重化制御部で相互監視を
行い、予め設定された優先順位に基づいて一方の
記憶装置の常用側、他方の記憶装置を待機側とし
て動作を開始させ、常用側として動作している記
憶装置で発生するエラー検出信号により上記常用
側として動作している記憶装置を待機側に切換
え、この切換により待機側として動作していた記
憶装置を常用側に切換える記憶装置の二重化方式
において、各記憶装置はそれぞれ電源断時に疑似
エラー情報を記憶することができ、かつ停電中も
該情報を保持し得る不揮発性記憶素子を含む二重
化状態記憶部を有し、電源断時には、待機側記憶
装置の二重化状態記憶部に疑似エラー情報を記憶
保持させ、復電時に該記憶装置が常用側として立
上つてしまつたときには上記記憶保持された疑似
エラー情報により上記エラー検出信号と同様に作
用する疑似エラー信号を発生させて二重化制御部
に入力することにより待機側に切換えるとともに
他方の記憶装置を常用側に切換えて動作を開始さ
せ、また停電直前待機側として動作していた上記
の記憶装置が待機側として立上つたときはそのま
ま動作を開始させ、二重化状態を保持することに
より、前記の問題点を解決し、かつ前記の目的を
達成した。

〔実施例〕

以下、本発明の実施例を図面について説明す
る。

第１図は本発明の一実施例の接続図である。記
号Ａ，Ｂおよび参照番号１〜13，1′〜10′，13′は
第４図と対応するものを示す。なお14，14′はシ
ステムリセツト（RST）信号、１５，１５′は疑
似エラー信号、１６，１６′は二重化状態記憶部、
１７，１７′はオアゲートである。

まず、動作を開始させるに先立つて、記憶装置
Ａ，Ｂのそれぞれの設定部７，７′を異る状態に
設定し、二重化制御部５，５′よりの常用信号
（MST）６，６′をそれぞれハイおよびローレベ
ルとし、アンドゲート１３を導通、アンドゲート
１３′を非導通としておき、記憶装置Ａを常用側
として、記憶装置Ｂを待機側として立上るように
定めておく。

他方、待機側の記憶装置Ｂでは前述のようにア
ンドゲート１３′は非導通であるので出力データ
１０′はこのアンドゲート１３′に阻止されてシス
テムバス１２に出力しない。

結局常用側の記憶装置Ａのデータのみシステム
バス１２に出力する。

常用側の記憶装置Ａの出力データ１０にエラー
があるとする。出力データ１０は常にエラー検出
部３において検査されるが、この場合出力データ
１０にエラーがあるので、エラー検出部３はこの
エラーを検出し、エラー検出信号４をオアゲート
１７を介して二重化制御部５に送る。このとき疑
似エラー信号１５は出ていない。

二重化制御部５では上記エラー検出信号４を受
けると、これに応答して常用信号（MST）６を
ローレベルとし、アンドゲート１３を非導通とし
て出力データ１０がシステムバス１２に達するこ
とを阻止しまた、相互監視信号１１を記憶装置Ｂ
の二重化装置５′に送り、今まで常用側であつた
記憶装置Ａが待機側に移行したことを通知する。

記憶装置Ｂではその二重化制御部５′において
相互監視信号１１を受信すると、設定部７′の設
定の如何に拘らず、エラー検出信号４′の不存在
を条件として（このとき疑似エラー信号１５′は
出ていない）その常用信号（MST）６′をローか
らハイに転じさせ、アンドゲート１３′を非導通
より導通に転じさせる。従つて、上記記憶装置Ａ
と同様に読み出された出力データ１０′はアンド
ゲート１３を通過してシステムバス１２に出力さ
れる。

第２図は、電源断時と復電時とにおける各電
源、システムリセツト（RST）信号、パルス
＃１，パルス＃２の時間的関係を示す図である。
第２図Ａは主電源の、ＢはTTL電源の、Ｃはシ
ステムリセツト信号の、Ｄはパルス＃１の、Ｅは
パルス＃２の波形を示すものである。

TTL電源は、TTLよりなる記憶装置Ａ，Ｂに
適当な電圧（例えば5V）の電圧を供給するもの
であり、主電源よりの電力を受けて出力を出す。
そして例えばその出力端に大容量のコンデンサを
接続する等の手段により主電源が例えば時点t₁に
おいて断となつたとき、一定時間後の時点t₂まで
はその出力電圧を保持し、それから次第に低下し
て行くようになつている。そして、復電時におい
ても例えば時点t₃において主電源の出力が回復し
たときTTL電源の出力は稍遅れた時点t₄におい
て規定の電圧に達する。なお記憶装置Ａ，Ｂシス
テムバス１２等はTTL電源から給電され、また
システムリセツト信号、パルス＃１、パルス＃２
等も同じくTTL電源から給電を受ける。

システムリセツト信号は第２図Ｃに示すように
停電時には、主電源が消失したがTTL電源の電
圧が未だ正規である時点t₂においてハイよりロー
に転じ復電の際はTTL電源が回復した時点t₄に
おいてローよりハイに転ずる。パルス＃１は停電
に際し、主電源の電圧が規定値を割つた時点t₁と
システムリセツト信号がハイよりローに転ずる時
点t₂との間で送出され、パルス＃２は復電に際
し、TTL電源が回復し、システムリセツト信号
がローからハイに転ずる時点t₄の直後に送出され
る。

第３図は、第１図の記憶装置Ａの二重化状態記
憶部１６の詳細な接続構成を示す図である。な
お、記憶装置Ｂの二重化状態記憶部１６′も同様
の構成を有する。図において６は第１図に示す常
用信号（MST）であり、１４はシステムリセツ
ト（RST）信号でシステムバス１２を経て与え
られるようになり、１５は疑似エラー信号であ
り、１８は不揮発性の記憶素子であつて、端
子にパルスが入力するとその時のin端子の状態を
電源断となつても記憶し保持する。端子にパ
ルスの入力が無い時は記憶状態をout端子より出
力している。１９はフリツプフロツプ、２０はイ
ンバータ、２１はナンドゲートである。

いま、記憶装置Ａが待機側として動作している
とき、電源断が生じたとする。この電源断直前は
常用信号（MST）６はローである。電源断に当
つては、第２図にしたがい、TTL電源の低下に
先立ちシステムリセツト信号１４（RST）がロ
ーになる。このとき、パルス＃１が発せられ、不
揮発生記憶素子１８には、その入力端子inにはロ
ーとなつている常用信号６の否定すなわちハイが
入力しているので、ハイが記憶され停電中も保持
される。

復電後は、システムリセツト信号（RST）１
４の解除（ローからハイへの転換）とともにパル
ス＃２が発せられる。（第２図Ｃ，Ｄの時点t₄参
照）今記憶装置Ａが設定部７の設定に従つて常用
側として立上ると、常用信号（MST）６はハイ
であるため、不揮発性記憶素子１８の出力（out
端子の出力）ハイはパルス＃２によりフリツプフ
ロツプ１９にラツチされ、疑似エラー信号１５は
ハイとなり、これが有効となる。なおこの際ナン
ドゲート２１には、常用信号（MST）６とシス
テムリセツト信号（RST）１４とがハイレベル
で入力するので、その出力はローとなり、これが
フリツプフロツプ１９のクリア端子CLRに加え
られるがクリアされない。疑似エラー信号１５が
ハイとなると第１図に示すように、オアゲート１
７を通つて二重化制御部５に達する。二重化制御
部５が上記疑似エラー信号を受けると前記したよ
うにエラー検出信号４を受信したときと同様に動
作し、常用信号６をローとして待機側となる。

他方の記憶装置Ｂが設定部７′の設定に従つて
待機側として立上ると、上記のようにして記憶装
置Ａが待機側に切換つたことを既に説明したよう
に相互監視信号１１により通知され常用側に切換
る。

なお、上記において、復電時に記憶装置Ａが何
らかの原因で待機側として立上つたとすると、第
１図において記憶装置Ａの常用信号６はローとな
り、これが二重化状態記憶部１６に達する。従つ
て、第３図において、ナンドゲート２１の１つの
入力（常用信号６）はロー、他の入力（システム
リセツト信号１４）はハイあるのでその出力はハ
イとなりこれがフリツプフロツプ１９のクリア入
力端子CLRに入力するので、フリツプフロツプ
１９はクリアされその出力（疑似エラー信号１
５）はローとなり、従つて二重化制御部５は常用
信号６としてローを出力し、記憶装置Ａは待機側
の状態を継続する。

以上のように復電後の立上り方が常用側、待機
側のいずれになつても不揮発生記憶素子１８に記
憶された電源断直前の二重化状態が保持される。

〔発明の効果〕

本発明によれば、疑似エラー信号を発生させて
意図的に各記憶装置の二重化制御部を動作させて
二重化の状態を必要に応じて修正するようにした
ため、従来の二重化制御部に改造を加えることな
く、しかも二重化制御機能をそこなうことなく、
二重化の状態（常用側、待機側）を一旦電源断の
後復電した後も保持することが可能な効果があ
る。

しかも、本発明は、各記憶装置にそれぞれ同一
の、しかも簡単な構成の二重化状態記憶部を付加
すればよくしかも二重化された２つの記憶装置間
に共通な制御部は不要であり、低コスト、高信頼
性をはかることができる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例の接続構成図、第２
図は第１図の実施例において、電源断および復電
時における電源電圧および信号の電圧波形図、第
３図は第１図の実施例における二重化状態記憶部
の詳細な接続構成図、第４図は従来技術による記
憶装置の二重化方式の接続構成図である。Ａ，Ｂ……記憶装置、１，１′……記憶素子群、
２，２′……アドレスデコーダ、３，３′……エラ
ー検出部、４，４′……エラー検出信号、５，
５′……二重化制御部、６，６′……常用信号、
７，７′……設定部、８，８′……アドレス入力、
９，９′……入力データ、１０，１０′……出力デ
ータ、１１……相互監視信号、１２……システム
バス、１３，１３′……アンドゲート、１４，１
４′……システムリセツト信号、１５，１５′……
疑似エラー信号、１６，１６′……二重化状態記
憶部、１７，１７′……オアゲート、１８……不
揮発性記憶素子、１９……フリツプフロツプ、２
０……インバータ、２１……ナンドゲート。

Claims

【特許請求の範囲】

１二重化された記憶装置にそれぞれ二重化制御
部を設けて各二重化制御部で相互監視を行い、予
め設定された優先順位に基づいて一方の記憶装置
を常用側、他方の記憶装置を待機側として動作を
開始させ、常用側として動作している記憶装置で
発生するエラー検出信号により上記常用側として
動作している記憶装置を待機側に切換え、この切
換により待機側として動作していた記憶装置を常
用側に切換える記憶装置の二重化方式において、
各記憶装置はそれぞれ電源断時に疑似エラー情報
を記憶することができ、かつ停電中も該情報を保
持し得る不揮発性記憶素子を含む二重化状態記憶
部を有し、電源断時には、待機側記憶装置の二重
化状態記憶部に疑似エラー情報を記憶保持させ、
復電時に該記憶装置が常用側として立上つてしま
つたときには上記記憶保持された疑似エラー情報
により上記エラー検出信号と同様に作用する疑似
エラー信号を発生させて二重化制御部に入力する
ことにより待機側に切換えるとともに他方の記憶
装置を常用側に切換えて動作を開始させ、また停
電直前待機側として動作していた上記の記憶装置
が待機側として立上つたときはそのまま動作を開
始させ、二重化状態を保持することを特徴とする
記憶装置の二重化状態保持方式。