JPS6083117A - メモリ回路及びその使用方法 - Google Patents
メモリ回路及びその使用方法Info
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- JPS6083117A JPS6083117A JP58190770A JP19077083A JPS6083117A JP S6083117 A JPS6083117 A JP S6083117A JP 58190770 A JP58190770 A JP 58190770A JP 19077083 A JP19077083 A JP 19077083A JP S6083117 A JPS6083117 A JP S6083117A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- power supply
- specific address
- supply voltage
- flip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/52—Protection of memory contents; Detection of errors in memory contents
Landscapes
- Power Sources (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は、メモリ回路技術さらにはメモリシステム技術
に適用して特に有効な技術に関するもので、たとえば、
マイクロコンピュータシステムの如くバッテリーでバッ
クアップされたメモリ装置に利用して有効な技術に関す
るものである。
に適用して特に有効な技術に関するもので、たとえば、
マイクロコンピュータシステムの如くバッテリーでバッ
クアップされたメモリ装置に利用して有効な技術に関す
るものである。
本発明者は本願発明に先たち、以下に示すようなメモリ
回路を開発した。
回路を開発した。
すなわち、複数の半導体メモリによって構成されたメモ
リへ電源を供給する回路として、市川電源である１００
Ｖ−ＡＣの交流電源を直流電源（以下単１ｆＵｆｌＪ、
源と称する。）に変換する電源回路と、電池等によって
構成されたバッテリ電源回路と、上記電源の電圧値があ
る値よりも低下しｆｃ場合、この低下を検出して、上記
メモリシステムへ電源を供給する回路を上記電源回路か
ら上記バッテリ°竜源回路へ切り換える検出回路を用意
しておき、商用電源の電圧低下等により、半導体メモリ
に記憶されている情報が変化してし筺うのを防ぐように
していた。
リへ電源を供給する回路として、市川電源である１００
Ｖ−ＡＣの交流電源を直流電源（以下単１ｆＵｆｌＪ、
源と称する。）に変換する電源回路と、電池等によって
構成されたバッテリ電源回路と、上記電源の電圧値があ
る値よりも低下しｆｃ場合、この低下を検出して、上記
メモリシステムへ電源を供給する回路を上記電源回路か
ら上記バッテリ°竜源回路へ切り換える検出回路を用意
しておき、商用電源の電圧低下等により、半導体メモリ
に記憶されている情報が変化してし筺うのを防ぐように
していた。
しかしながら、本願発明者が上記回路を検討したところ
、以下に述べる如き問題が上記回路では発生することが
明らかとなった。
、以下に述べる如き問題が上記回路では発生することが
明らかとなった。
第１に電源の電圧が低下したとき、半導体メモリに記憶
されている情報をバックアップするために使われるバッ
テリ電、源回路内の電池自体の電圧力低下しｆｃ場合、
半導体メモリの情報をバックアップすることができなく
なってしまうことがある。
されている情報をバックアップするために使われるバッ
テリ電、源回路内の電池自体の電圧力低下しｆｃ場合、
半導体メモリの情報をバックアップすることができなく
なってしまうことがある。
第２に、電圧の低下した電池（バッテリ）により、半導
体メモリのバックアップが行なわれた場合、半導体メモ
リに記憶されている情報は、所望の情報から変化し、て
しまう。このような半導体メモリニよって構成されたメ
モリシステムをマイクロ・コンピュータのプログラム記
憶あるいはデータ記憶用のメモリシステムとして使った
場合、プログラムあるいけデータが、所望のものから変
化しているため、マイクロコンピュータは、所望の動作
を行なわなくなってしまう。
体メモリのバックアップが行なわれた場合、半導体メモ
リに記憶されている情報は、所望の情報から変化し、て
しまう。このような半導体メモリニよって構成されたメ
モリシステムをマイクロ・コンピュータのプログラム記
憶あるいはデータ記憶用のメモリシステムとして使った
場合、プログラムあるいけデータが、所望のものから変
化しているため、マイクロコンピュータは、所望の動作
を行なわなくなってしまう。
本発明の一つの目的は、メモリシステムへ供給される電
源電圧の降下を確実に検知することのできる検出技術を
提供することにある。
源電圧の降下を確実に検知することのできる検出技術を
提供することにある。
本発明の一つの目的は、電源電圧の降下を記憶できるメ
モリ回路を提供することにある。
モリ回路を提供することにある。
本発明の一つの目的は、メモリの消失によりマイクロコ
ンピュータ−システムの暴走を防止することにある。
ンピュータ−システムの暴走を防止することにある。
本発明の一つの目的は、特別の回路を用いることなく、
ソフトウェアの変更のみで、メモリシステムの電源電圧
降下を検出できるマイクロコンピュータ・システムを提
供することにある。
ソフトウェアの変更のみで、メモリシステムの電源電圧
降下を検出できるマイクロコンピュータ・システムを提
供することにある。
本発明の一つの目的は、バッテリー等でバックアップさ
れたメモリシステムｒ（４合（また電源１ｇ圧降下検出
技術を提供することにある。
れたメモリシステムｒ（４合（また電源１ｇ圧降下検出
技術を提供することにある。
本発明の一つの目的は、簡単な構成で電源ル１圧の低下
を記憶することのできる半導体メモリを提供することに
ある。
を記憶することのできる半導体メモリを提供することに
ある。
本発明の一つの目的は、誤動作の少ないマイクロコンピ
ュータ・システムを提供することにある。
ュータ・システムを提供することにある。
本発明の一つの目的は、そのメモリシステムへ供給され
る電源電圧の低下を簡単に検出できるマイクロ・コンピ
ュータΦシステムを提供することにある。
る電源電圧の低下を簡単に検出できるマイクロ・コンピ
ュータΦシステムを提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述および添付図面から明らかになるであろう
。
明細書の記述および添付図面から明らかになるであろう
。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
を簡単に説明すれば、下記のとおりである。
すなわち、メモリ回路の特定アドレスに非対称フリップ
・フロップによるメモリセルな設けることにより、メモ
リ回路へ供給される電源電圧等の異常を検出することの
できるメモリ回路及びその使用方法を提供するものであ
る。
・フロップによるメモリセルな設けることにより、メモ
リ回路へ供給される電源電圧等の異常を検出することの
できるメモリ回路及びその使用方法を提供するものであ
る。
〔実施例・１〕
第１図は本発明の第１の実施例のマイクロコンピュータ
・システムの概略図である。
・システムの概略図である。
第１図において、１は中央処理袋Ｗ（以下ｃＰＵと称す
る。）、２はメモリ・システム、ＳＬ。
る。）、２はメモリ・システム、ＳＬ。
はマイクロ・コンピュータの中央処理装置とメモリ・シ
ステムをむすぶアドレスバス、データバス。
ステムをむすぶアドレスバス、データバス。
コントロールバス等からなる信号線、４はＣＰＵ用電源
回路Ａ、５はメモリシステム用の屯唾回路Ｂ、６はメモ
リシステムをバックアップするバッテリ電源回路、ＳＷ
、はＣＰＵのパワースイッチ。
回路Ａ、５はメモリシステム用の屯唾回路Ｂ、６はメモ
リシステムをバックアップするバッテリ電源回路、ＳＷ
、はＣＰＵのパワースイッチ。
ＳＷ２はメモリシステム用の自動切り換えスイッチ回路
で、電源回路Ｂで形成された電圧がある値より低下しｆ
ｃ場合、自動的にバッテリ電源回路からメモリシステム
への′ｔｇ、ａｍ圧の供給に切り換える。９はメモリシ
ステム内の電圧降下検出用の債定アドレスであって、他
のメモリアドレス（メモリセル）の情報がまだ反転しな
いような電源電圧の低下でその記憶されたデータが反転
するように設定されている。
で、電源回路Ｂで形成された電圧がある値より低下しｆ
ｃ場合、自動的にバッテリ電源回路からメモリシステム
への′ｔｇ、ａｍ圧の供給に切り換える。９はメモリシ
ステム内の電圧降下検出用の債定アドレスであって、他
のメモリアドレス（メモリセル）の情報がまだ反転しな
いような電源電圧の低下でその記憶されたデータが反転
するように設定されている。
第２図は本発明の電源管理システムの流れ図である。こ
の流れにしたがって、本システムの動作を説明する。ス
テップ１２において、ＣＰＵからの命令によりメモリシ
ステムの特定アドレス９にデータ“１”が書き込まれる
。その後、マイクロコンピュータシステムの動作が終了
しパワースイッチＳＷＩ がオフ状態にされる。メモリ
システムＦｉ電源回路Ｂまたはバッテリ追分回路で形成
された電源電圧が給電されている。
の流れにしたがって、本システムの動作を説明する。ス
テップ１２において、ＣＰＵからの命令によりメモリシ
ステムの特定アドレス９にデータ“１”が書き込まれる
。その後、マイクロコンピュータシステムの動作が終了
しパワースイッチＳＷＩ がオフ状態にされる。メモリ
システムＦｉ電源回路Ｂまたはバッテリ追分回路で形成
された電源電圧が給電されている。
ステップ１４において、ＣＰＨのパワースイッチが再び
オン状態にされる。ＣＰＵは通常の動作にはいる前に、
１５のステップにおいて、メモリの特定アドレス９のデ
ータを読み出し、そのデータが、“１”の場合は、通常
動作可能の信号を出力する。反対にデータが′°０”の
場合は、ＣＰＵは通常動作不可能信号及びメモリ反転警
告信号を出力する。
オン状態にされる。ＣＰＵは通常の動作にはいる前に、
１５のステップにおいて、メモリの特定アドレス９のデ
ータを読み出し、そのデータが、“１”の場合は、通常
動作可能の信号を出力する。反対にデータが′°０”の
場合は、ＣＰＵは通常動作不可能信号及びメモリ反転警
告信号を出力する。
このように、ＣＰＵのパワースイッチがオン状態にされ
ると、自動的にメモリシステム中の特定アドレスが読み
出されるようにされている為、ＣＰＵが通常の動作には
いる前に、あらかじめ、メモリのデータが正常かどうか
を確認することができる。
ると、自動的にメモリシステム中の特定アドレスが読み
出されるようにされている為、ＣＰＵが通常の動作には
いる前に、あらかじめ、メモリのデータが正常かどうか
を確認することができる。
第３図は、上記特定アドレスによってアクセスされるメ
モリセルの回路図である。このメモリセルは、非対称フ
リップ７０ツブによって構成されている。同図において
、ｖｃｃ は高■１位側電源端子、Ｇｎｄ は低電位側
電源端子、Ｒ５は抵抗値の大きい負荷抵抗、Ｒ７ＦｉＲ
，［比べその抵抗値が小さくされた負荷抵抗、Ｔ、〜Ｔ
４１−１：メモリセルを形成するＮチャネルＭＯ８ＦＥ
Ｔ（エンハンスメント型）、ＷＬはワードライン、ＢＬ
及びミニは相補データ線である。
モリセルの回路図である。このメモリセルは、非対称フ
リップ７０ツブによって構成されている。同図において
、ｖｃｃ は高■１位側電源端子、Ｇｎｄ は低電位側
電源端子、Ｒ５は抵抗値の大きい負荷抵抗、Ｒ７ＦｉＲ
，［比べその抵抗値が小さくされた負荷抵抗、Ｔ、〜Ｔ
４１−１：メモリセルを形成するＮチャネルＭＯ８ＦＥ
Ｔ（エンハンスメント型）、ＷＬはワードライン、ＢＬ
及びミニは相補データ線である。
この非対称７リツプフロツプの動作をｍ２図のフローに
従って説明する。１１のスタートのステップでは、ｖｏ
ｃ は、はじめＯｖである。このとき、ＭＯＳＦＥＴ（
以下ＦＥＴと称する。）Ｔ１〜Ｔ４ Ｈ全てオフ状態で
ある。ワード想ＷＬが非選択状態のとき、電源電圧ｖｃ
ｃ が上昇するとＦＥ Ｔ Ｔ、及びＴ、のゲート・ソ
ース間各音（図示せず。）が充電される。特に制限され
ないがＦＥＴＴ、とＴ２ とは互いに同じ寸法にされて
いる。
従って説明する。１１のスタートのステップでは、ｖｏ
ｃ は、はじめＯｖである。このとき、ＭＯＳＦＥＴ（
以下ＦＥＴと称する。）Ｔ１〜Ｔ４ Ｈ全てオフ状態で
ある。ワード想ＷＬが非選択状態のとき、電源電圧ｖｃ
ｃ が上昇するとＦＥ Ｔ Ｔ、及びＴ、のゲート・ソ
ース間各音（図示せず。）が充電される。特に制限され
ないがＦＥＴＴ、とＴ２ とは互いに同じ寸法にされて
いる。
これにより、それぞれのＦＥＴのゲート・ンース間谷量
は、はぼ等しくされている。Ｒ１の抵抗値を充分太きく
（Ｒ１＞Ｒｔ）設定しておくと、ノードＮｔ の電、
位の立ち上りの方がノードＮ、のそれに比べて早いから
、最初のＦ Ｅ Ｔ Ｔ、がオン状態とされる。Ｆ Ｅ
Ｔ Ｔ＋ がオンすると、ノードＮ。
は、はぼ等しくされている。Ｒ１の抵抗値を充分太きく
（Ｒ１＞Ｒｔ）設定しておくと、ノードＮｔ の電、
位の立ち上りの方がノードＮ、のそれに比べて早いから
、最初のＦ Ｅ Ｔ Ｔ、がオン状態とされる。Ｆ Ｅ
Ｔ Ｔ＋ がオンすると、ノードＮ。
の電位は急速１ｃＧｎｄ レベルに低下する為、このメ
モリセルは“Ｏ”状態に安定する。等なわち、ノードＮ
２ はハイレベル、ノードＮ１ はロウレベルに安定さ
れる。なお、本明細書においては、正論理を用いて説明
する。
モリセルは“Ｏ”状態に安定する。等なわち、ノードＮ
２ はハイレベル、ノードＮ１ はロウレベルに安定さ
れる。なお、本明細書においては、正論理を用いて説明
する。
イニシャライズのステップ１２においては、ＣＰＵから
のイニシャライズ命令によって、上記フリップ７０ツブ
に“１”が書き込まれる。すなわち、ノードＮ、がハイ
レベルにされ、ノードＮ２がロウレベルにされる。その
後、ステップ１３においてＣＰＵのパワーがオフされＣ
ＰＵは休止状態とされる。
のイニシャライズ命令によって、上記フリップ７０ツブ
に“１”が書き込まれる。すなわち、ノードＮ、がハイ
レベルにされ、ノードＮ２がロウレベルにされる。その
後、ステップ１３においてＣＰＵのパワーがオフされＣ
ＰＵは休止状態とされる。
本システムは、この１３と１４のステップの間における
メモリに供給されている電源の降下の有無を検出するも
のである。
メモリに供給されている電源の降下の有無を検出するも
のである。
ステップ１４により、休止していｆｃ ＣＰ Ｕがオン
状態にされると、ＣＰＵはメモリ２の特定アドレス９す
なわち上記非対称クリップフロップのデータを読み出し
、その値を“１”と比較する。第一の場合すなわち、１
３と１４のステップの間に電源電圧が降下しなかった場
合は、上記データは“１”であり、ＣＰＵは正常動作を
開始する。
状態にされると、ＣＰＵはメモリ２の特定アドレス９す
なわち上記非対称クリップフロップのデータを読み出し
、その値を“１”と比較する。第一の場合すなわち、１
３と１４のステップの間に電源電圧が降下しなかった場
合は、上記データは“１”であり、ＣＰＵは正常動作を
開始する。
第２の場合、すなわち、上記ステップ間にメモリシステ
ムへ供給される電源電圧が上記所定の値以下に低下し、
再び上記所定の値以上の電源電圧が供給された場合、電
源電圧がある値以上になることにより、上記非対称ソリ
ツブフロップは、上述したステップ１１のときと同様に
ノードＮ、がハイレベル、ノードＮ１ がロウレベルと
なる。つまり、７リツプフロツプに記憶された情報は“
１”から“０″に反転する。ステップ１５において、こ
の非対称クリップフロンプの反転が検出される。
ムへ供給される電源電圧が上記所定の値以下に低下し、
再び上記所定の値以上の電源電圧が供給された場合、電
源電圧がある値以上になることにより、上記非対称ソリ
ツブフロップは、上述したステップ１１のときと同様に
ノードＮ、がハイレベル、ノードＮ１ がロウレベルと
なる。つまり、７リツプフロツプに記憶された情報は“
１”から“０″に反転する。ステップ１５において、こ
の非対称クリップフロンプの反転が検出される。
これにより、ＣＰＵＪＩ′ｉ外部に５′告情報を出力し
、その後、ホールト状態となるような特定のプログラム
を実行する。
、その後、ホールト状態となるような特定のプログラム
を実行する。
なお、ステップ１５を構成するプログラム及び上記特定
プログラムは電源電圧の低下によって、その記憶内容が
変化しないメモリ、例えばリードオンリメモリなどに誓
き込まれている。
プログラムは電源電圧の低下によって、その記憶内容が
変化しないメモリ、例えばリードオンリメモリなどに誓
き込まれている。
（１１メモリ回路の特定アドレスのメモリセルとして非
対称フリップフロップを使い、あらかじめ安定性の低い
方の状態にイニシャライズしておくことによって、メモ
リシステムの電圧が低下した場合、非対称７リノフ゛フ
ロツプが反転するので、それを読み出すことによって、
メモリシステムの電源電圧の降下の有無を判定すること
ができる。
対称フリップフロップを使い、あらかじめ安定性の低い
方の状態にイニシャライズしておくことによって、メモ
リシステムの電圧が低下した場合、非対称７リノフ゛フ
ロツプが反転するので、それを読み出すことによって、
メモリシステムの電源電圧の降下の有無を判定すること
ができる。
（２） メモＩＪ Ｋ電源電圧低下の履歴が記憶される
ため、このメモリの内容を調べることにより、Ｂ「望の
情報がメモリに保持されているか否かを知ることができ
る。従って、マイクロコンピュータのシステムのメモリ
と［、て使い、このメモリに記憶されている上記履歴情
報によりマイクロコンピュータ・システムの動作を制御
するようにすれば、電源電圧低下により生じる誤動作あ
るいはシステムの暴走を阻止することができる。
ため、このメモリの内容を調べることにより、Ｂ「望の
情報がメモリに保持されているか否かを知ることができ
る。従って、マイクロコンピュータのシステムのメモリ
と［、て使い、このメモリに記憶されている上記履歴情
報によりマイクロコンピュータ・システムの動作を制御
するようにすれば、電源電圧低下により生じる誤動作あ
るいはシステムの暴走を阻止することができる。
（３）電源電圧低下の履歴を記憶するメモリセルとして
例えばその１対の負荷抵抗の値を異ならせる構成とする
ことにより、フリンフ゛フロッフ゛、タイプのスタティ
ックＲＡＭに適合した検出回路を提供することができる
。
例えばその１対の負荷抵抗の値を異ならせる構成とする
ことにより、フリンフ゛フロッフ゛、タイプのスタティ
ックＲＡＭに適合した検出回路を提供することができる
。
（４１ｔｉｔ源電圧電圧低下歴を記憶するフリップフロ
ップとして非対称フリップ７０ツノを使った場合、一方
の安定状態に設定するだけで、いつ電源電圧が低下して
も、そのＢＮを記憶することができる。
ップとして非対称フリップ７０ツノを使った場合、一方
の安定状態に設定するだけで、いつ電源電圧が低下して
も、そのＢＮを記憶することができる。
（５）非対称のメモリセルを複数のメモリセルによって
構成されたメモリの１部とすることにより、ソフトウェ
アのみの変更により簡単にメモリセルの記憶Ｍ報の変化
によるマイクロコンピュータ・システムの暴走あるいは
誤動作を防止することができる。
構成されたメモリの１部とすることにより、ソフトウェ
アのみの変更により簡単にメモリセルの記憶Ｍ報の変化
によるマイクロコンピュータ・システムの暴走あるいは
誤動作を防止することができる。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。たとえば、上記非対称
のフリップフロップのイニシャライズは、他のメモリセ
ルと同様に情報“０”を書き込むようにしてもよいし、
また、ノードＮ、とＧＮＤ端子との間にイニシャライズ
用ＦＥＴを設けて、イニシャライズのとき、ノードＮ２
回路の接地電位ＧＮＤＫするようにしてもよい。また
、非対称のフリップフロップは、上記のように負荷抵抗
の値を変えるだけでなく、例えばグー）−ソース間の容
量値またはＦ Ｅ Ｔ Ｔｔ 及びＴ、の寸法を互いに
異ならせるようにしてもよい。また、上記非対称のフリ
ップフロップは、電源電圧低下の情報を記憶させるため
にだけ使うのではなく、プログラムの一部あるいはデー
タの一部を記憶させるようにしてもよい。このようにす
れば、記憶容量の増大を計ることができる。但し、これ
は、例えば電源電圧の低下によって、そのメモリを利用
するシステムが誤動作しない場合などのときである。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。たとえば、上記非対称
のフリップフロップのイニシャライズは、他のメモリセ
ルと同様に情報“０”を書き込むようにしてもよいし、
また、ノードＮ、とＧＮＤ端子との間にイニシャライズ
用ＦＥＴを設けて、イニシャライズのとき、ノードＮ２
回路の接地電位ＧＮＤＫするようにしてもよい。また
、非対称のフリップフロップは、上記のように負荷抵抗
の値を変えるだけでなく、例えばグー）−ソース間の容
量値またはＦ Ｅ Ｔ Ｔｔ 及びＴ、の寸法を互いに
異ならせるようにしてもよい。また、上記非対称のフリ
ップフロップは、電源電圧低下の情報を記憶させるため
にだけ使うのではなく、プログラムの一部あるいはデー
タの一部を記憶させるようにしてもよい。このようにす
れば、記憶容量の増大を計ることができる。但し、これ
は、例えば電源電圧の低下によって、そのメモリを利用
するシステムが誤動作しない場合などのときである。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるマイクロコンピュー
タ・システムに適用した場合について説明したが、それ
に限定されるものではなく、たとえば、大型コンピュー
タのメモリシステム等へも適用できる。また、上記説明
では、主に半導体メモリについて論議したが、本発明は
、それに限定されるものではなく、電源電圧の低下によ
ってその記憶情報が変化する例えば揮発性メモリに広く
適用できる。例えばバブルメモリ、ジョセフンン効果を
利用したメモリ装置へも適用できる。
をその背景となった利用分野であるマイクロコンピュー
タ・システムに適用した場合について説明したが、それ
に限定されるものではなく、たとえば、大型コンピュー
タのメモリシステム等へも適用できる。また、上記説明
では、主に半導体メモリについて論議したが、本発明は
、それに限定されるものではなく、電源電圧の低下によ
ってその記憶情報が変化する例えば揮発性メモリに広く
適用できる。例えばバブルメモリ、ジョセフンン効果を
利用したメモリ装置へも適用できる。
本発明は少なくとも外部パラメータの変化により記憶内
容がこわされる情報記憶回路に適用できる。
容がこわされる情報記憶回路に適用できる。
【図面の簡単な説明】
第１図は本発明の第一の実施例のマイクロコンピュータ
−システムの概略図である。 第２図は、本発明の電源管理システムの流れ図である。 第３図は、本発明のメモリ回路の特定アドレスに対応す
る非対称フリップフロップの回路図である。 にマイクロ拳コンビーータの中央処理装置（ＣＰＵ ）
、Ｚ：メモリ回路またはメモリ・システム、４ ： Ｃ
ＰＵ用電源Ａ１５：メモリ用通常電源Ｂ、６：メモリ用
バッテリー電源、９：特定アドレス（非対称フリップ１
フロシブ）％ ８ＬＩ ：ＣＰＵとメモリ間の各種のバ
ス・ライン、ＳＷ。 ： ＣＰＵのパワースイッチ、ＳＷ、：メモリ用のパワ
ースイッチ、ＲＩ：抵抗値の高い負荷抵抗、Ｒ７：抵抗
値の低い負荷抵抗。 代理人 弁理士 高 橋 明 夫１．・ ＼Ｘ ′ １ Ｉ ／ 一＼、＋＋ｌ 第 １ 図 第１頁の続き ■発明者糸数 俊雄 ＠発明者本間 和音 小平市上水木町１４７幡地 日立マイクロコンピュータ
エンジニアリング株式会社内
−システムの概略図である。 第２図は、本発明の電源管理システムの流れ図である。 第３図は、本発明のメモリ回路の特定アドレスに対応す
る非対称フリップフロップの回路図である。 にマイクロ拳コンビーータの中央処理装置（ＣＰＵ ）
、Ｚ：メモリ回路またはメモリ・システム、４ ： Ｃ
ＰＵ用電源Ａ１５：メモリ用通常電源Ｂ、６：メモリ用
バッテリー電源、９：特定アドレス（非対称フリップ１
フロシブ）％ ８ＬＩ ：ＣＰＵとメモリ間の各種のバ
ス・ライン、ＳＷ。 ： ＣＰＵのパワースイッチ、ＳＷ、：メモリ用のパワ
ースイッチ、ＲＩ：抵抗値の高い負荷抵抗、Ｒ７：抵抗
値の低い負荷抵抗。 代理人 弁理士 高 橋 明 夫１．・ ＼Ｘ ′ １ Ｉ ／ 一＼、＋＋ｌ 第 １ 図 第１頁の続き ■発明者糸数 俊雄 ＠発明者本間 和音 小平市上水木町１４７幡地 日立マイクロコンピュータ
エンジニアリング株式会社内
Claims (1)
- 【特許請求の範囲】 １、正常動作時には、準安定状態にセットされ、電源逆
圧が降下したときには、安定状態に自発的に反転するよ
うな非対称特性を有する特定アドレスを有し、該特定ア
ドレスのデータにより、電源電圧の降下の有無を判別す
る機能を有するメモリ回路。 ２、正常動作時には、準安定状態にセットされ、電源電
圧が降−下したときには、安定状態に自発的に反転する
ような非対称特性を有する特定アドレスを有し、該特定
アドレスのデータにより、電源電圧の降下の有無を判別
するようにしたメモリ回路を使用するにあたり、電源電
圧印加時にコントロール回路により上記特定アドレスを
上記準安定状態にセットし、その後、所定の時刻に上記
特定アドレスの状態をチェックするようにした電源電圧
降下検出方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58190770A JPS6083117A (ja) | 1983-10-14 | 1983-10-14 | メモリ回路及びその使用方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58190770A JPS6083117A (ja) | 1983-10-14 | 1983-10-14 | メモリ回路及びその使用方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6083117A true JPS6083117A (ja) | 1985-05-11 |
Family
ID=16263430
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58190770A Pending JPS6083117A (ja) | 1983-10-14 | 1983-10-14 | メモリ回路及びその使用方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6083117A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63268036A (ja) * | 1987-04-27 | 1988-11-04 | Oki Electric Ind Co Ltd | 信号処理プロセッサにおける異常動作の検出方法 |
| US5159571A (en) * | 1987-12-29 | 1992-10-27 | Hitachi, Ltd. | Semiconductor memory with a circuit for testing characteristics of flip-flops including selectively applied power supply voltages |
-
1983
- 1983-10-14 JP JP58190770A patent/JPS6083117A/ja active Pending
Cited By (2)
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