JPH03150634A - 中央演算処理装置 - Google Patents

中央演算処理装置

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JPH03150634A
JPH03150634A JP1290667A JP29066789A JPH03150634A JP H03150634 A JPH03150634 A JP H03150634A JP 1290667 A JP1290667 A JP 1290667A JP 29066789 A JP29066789 A JP 29066789A JP H03150634 A JPH03150634 A JP H03150634A
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山浦　慎一
Takashi Yasui
隆 安井
Keiichi Yoshioka
圭一 吉岡
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明は、中央演算処理装置に関する。
［従来の技術とその課題］ 中央演算処理装置（以下ＣＰＵと記す）にて、現在実行
中のプログラムを中断し他のプログラムアドレスへ飛び
演算を実行する分岐命令１こおいて、分岐の有無の処理
をＣＰＵの制御部で行う場合、分岐条件のデータが制御
部へ送出されるが、通常、その分岐条件のデータはＣＰ
Ｕの動作状態を示すステータスフラグデータが使用され
る。そして制御部に供給されたステータスフラグデータ
は、制御部に備わる、ＡＮＤプレーンとＯＲプレーンで
構成されるプログラマブル・ロジック・アレイ　（以下
ＰＬＡと記す）のプログラムにより解読され分岐の有無
を表す信号を作成する。
従来、制御部に供給された上記ステータスフラグデータ
による分岐の有無の処理は、ステータスフラグのすべて
のビットデータが上記ＰＬＡを構成するＯＲプレーンに
供給され、ＡＮＤプレーンにて発生した信号をＯＲプレ
ーンで禁止するか、もしくはＡＮＤプレーンで発生しな
かった信号をＯＲプレーンで発生して行われていた。
ところがこの方法では、ステータスフラグデータがＯＲ
プレーンに供給されることよりＯＲブレ−ンより送出さ
れる信号が分岐命令による出力信号であるのかＡＮＤプ
レーンからの信号であるのか判断が困難であり、ＡＮＤ
プレーンに供給される他のデータと組み合わせて制御を
行うことが難しく、例えばＡＮＤプレーンへ供給される
指定する命令に対応して分岐動作を実行させるというよ
うな細かい制御ができないという問題点がある。
又、上記ステータスフラグデータをすべて上記ＯＲプレ
ーンに供給することで、ＰＬＡに供給される入力信号が
増加し、通常ＡＮＤプレーンにだけ供給される命令等の
信号がＯＲプレーンにも供給されることで制御プログラ
ムが複雑になる等、ＰＬＡ単体としての独立性に欠ける
という問題点がある。
本発明はこのような問題点を解決するためになされたも
ので、ＡＮＤプレーンへ供給される命令毎に分岐動作が
行える細かい制御が可能で、ＰＬＡ単体としての独立性
を有する中央演算処理装置を提供することを目的とする
。
［課題を解決するための手段］ 本発明は、中央演算処理装置の動作状態を示す情報が格
納されているプロセッサ・ステイタス・レジスタと、 プログラム実行順序を変更する分岐を表す情報を上記プ
ロセッサ・ステイタス・レジスタに格納されている情報
にてエンコードし分岐するか否かを示す信号を発生する
分岐検出部と、 ＯＲプレーンが接続されＰＬＡを構成し上記分岐検出部
が送出する信号が供給されるＡＮＤプレーンと、を備え
たことを特徴とする。
［作用］ 分岐検出部の出力側がＰＬＡを構成しているＡＮＤプレ
ーンへ接続されることは、ＡＮＤプレーンに供給される
他の情報と組み合わせて分岐命令の実行の有無を実行す
るという細かい制御が行えるように作用する。又、分岐
の有無の信号がＰＬＡを構成しているＡＮＤプレーンへ
供給されることは、ＡＮＤプレーンに供給される他のデ
ータと同様に処理することができＰＬＡだけを独立して
構成可能なように作用する。
［実施例］ まず、本発明の中央演算処理装置における一実施例にお
ける構成の概略を第４図ないし第６図ａ。
ｂ、ｃを参照し以下に説明する。
第５図は、プログラミングモデルであり、本ＣＰＵの基
本語長は８ビツトである。
アドレス空間は、プログラムをアクセスする際、プログ
ラムカウンタ（以下ＰＣと記す）は２４ビツト（ＰＢＣ
，ＰＣＨ，ＰＣＬ）を有しており、リニアアドレスで１
６Ｍバイトをアクセス可能としている。尚、ＰＢＣとは
プログラム・バンク・カウンタレジスタ（以下ＰＢＣと
記す）、ＰＣＨとはプログラム・カウンタレジスタＨ（
以下ＰＣＨと記す）、ＰＣＬとはプログラム・カウンタ
レジスタしく以下ＰＣＬと記す）である。
一方、データをアクセスする時は、バンク方式を用いて
おり、バンクアドレスとしては、基本的にデータバンク
レジスタ（以下ＤＢＲと記す（８ビツト））が出力され
、従って、６４にバイトリニアで２５６バンクを用いて
、１６Ｍバイトのアクセスを可能にしている。
尚、バンクアドレスとしてのＤＢＲの出力については後
述のＭｌ、ＭＱフラグにて説明する。
また、複数の汎用レジスタ（ＷＯ〜Ｗ３：１６ビツト）
があり、特に、ＷＱ、Ｗｌの両レジスタは８ビツトごと
に分別され、８ビットレジスタＲＯ，Ｒ１゜Ｒ２，Ｒ３
として使用することもできる。
故に、本ＣＰＵでは、演算のデータサイズとして８ビツ
ト、１６ビツトの両方のサイズのデータを命令により区
別して扱うことが可能である。
さらに、スタック空間としては、スタックポインタレジ
スタ（以下ＳＰと記す）として１６ビツトレジスタを用
意しており、リニアに６４にバイトのアクセスをおこな
う。ただし、バンクアドレスは、１００″ｈに固定され
ている。
そして、プログラムスティタスレジスタ（以下ＰＳＲと
記す）は現在のＣＰＵの動作状態を示しており、具体的
には、Ｎ、Ｖ、Ｚ、Ｃの各フラグは、演算の結果により
変化し、１フラグは、割り込み要求の受付けの可否を示
し、Ｄフラグは、加減算命令の結果の補正に関し、Ｄ＝
１ならば、加減算命令の実行結果は自動的にｌＯ進補正
される。
Ｍｌ、ＭＯフラグは、データ空間をアクセスする際、出
力されるバンクアドレスの選択を可能にするフラグであ
る。従って、Ｍｌ、ＭＯフラグを任意の値に設定（この
ＣＰＵでは命令で更新する）する事により、データアク
セスの際に、出力されるバンクアドレスをＤＢＲ値、”
ｏｏ”ｈ等の定数の何れかを選択して出力し様々なメモ
リのアプリケーションに対応させる。
ファーストベージレジスタ（以下ＦＰＲと記す）はデー
タアクセス時のアドレス・ポインタとなるレジスタで、
ファースト祷ダイレクトと呼ぶアドレッシング・モード
で使用される。尚、アドレッシングとは、データの格納
先のアドレスを指定することをいう。
このアドレッシング・モードではオペランド・データと
して８ビツトのデータのみをフェッチしてそのデータを
実効アドレスのロー（ピット７〜ビツト０）とし、ハイ
（ビット１５〜ビツト８）をＦＰＨの内容とするアドレ
ッシングモードニｔｉＪいて有効となるレジスタである
。
ただしこのときも、出力されるバンクアドレスは、Ｍｌ
、ＭＯのフラグ状態に従う。
このアドレッシング・モードは、オペランドデータをＩ
バイトのみフェッチするだけなので、同一ページアドレ
ス内（アドレスのビット１５〜ビツト８が一定値）の高
速なデータのアクセスが可能となる。
第６図ａないし第６図Ｃは、本ＣＰＵの命令形式につい
て示したものであり、このＣＰＵは基本語長は、前述の
ように８ビツトであり、オペコードの前にブリバイトと
呼ばれる命令拡張用の１バイトデータをフェッチする形
式をとる。
基本的にブリバイト・データは、アドレッシング・モー
ドに係る情報を有し、オペコードが実行すべき命令の内
容を持っている。
但し、命令の使用頻度が高いものについては、命令コー
ド長と実行時間の短縮を図るため、「形式１」に示すよ
うに、短縮命令と呼ぶブリバイトの無いオペコード内に
アドレッシング及び命令の内容を含んだ命令を用意する
。
さらに、オペランドデータは２種類の配置形式をもって
いる。第６図すに示す「形式２」は、ブリバイトの次に
オペコードを配置し、その後にオペランドデータを配す
る形式であり、「形式３」はブリバイトとオペコードの
間にもオペランドデータを配置する。
特に、第６図Ｃに示す形式３のブリバイトとオペコード
の間のオペランドデータは、ディスプレースメント付ア
ドレッシングで使用される。
ここでいうディスプレースメント付アドレッシングとは
、データのアクセスのための実効アドレスの発生時に、
内部レジスタデータにオペランドでフェッチされたデー
タもしくは、オペランドで指定されたレジスタの値をオ
フセットとして加算することで実効アドレスを発生する
アドレッシングのことを示す。
このアドレッシング・モードが使用される際、もし形式
２のようなオペランドデータの配置形式を取れば、ディ
スプレースメントのオペランドデータをフェッチした後
、実効アドレスを計算するために、時間を要し、オペラ
ンドのディスプレースメント・データのフェッチの後、
複数のアイドルサイクルが存在することになる。
しかし、形式３の配置をこのとき用いて、ブリバイトと
オペコードの間にディスプレースメントデータを配置す
れば、実効アドレス発生のための計算をオペコードのフ
ェッチサイクルに重複して行なう事ができ、無駄なアイ
ドルサイクルの発生を防ぐ。
第４図は、ブロックレベルの構成図であり、本ＣＰＵは
主に制御部ｌと演算部２の２つの機能部に大別される。
初めに、制御部ｌであるがここは、命令の実行を制御す
る機能を持っている。
動作としては、命令の実行に際し、外部からデータバス
（Ｄ７〜ＤＯ）を介して、ＤＩＬ１５に入力された命令
コードは、ブリバイトＩＲ３或いはオペコードＩＲ４の
各インストラクションレジス夕に格納され次の命令が発
生するまで保持される。
そして、これらのインストラクションレジスタの複数の
出力５，６と命令シーケンスのタイミングを制御するＴ
ＣＵ７の出力がＡＮＤ−ＯＲのＰＬＡで構成された命令
デコード回路８．９，１０１１に入力され、命令とタイ
ミングに応じたデコード結果１３を出力する。
さらにそのデコード結果は、ＥＣｌ１２というインター
フェース回路を介して、演算部２に対してタイミングを
整えて演算部２を制御すべき複数の制御信号１４を発生
する。
但し、本ＣＰυにおいて、ＰＬＡの構成は、ＡＮＤプレ
ーンをプリバイト用（構成部分８）と、オペコード用（
構成部分１０）の２種類もち、ＯＲプレーン９，１１を
共有した形をとる。
これは、先の命令形式でも記述した様に、ブリバイト部
は、アドレッシングモードの情報を有し、オペフード部
が命令のオペレージ目ン内容を含むため、ＰＬＡ上でも
機能的に、分類することでデコードの容易化と冗長性を
排除し、機能別（ブリバイトかオペコード）で最小のＰ
ＬＡ（特に、ＡＮＤプレーン）を実現させている。
そして、この２分割されたＰＬＡのＡＮＤプレーン８．
１０は、インクラブド制御２１からの入力信号２４によ
り、ＡＮＤプレーンの両方を動作状態にするか、一方Ａ
ＮＤプレーンｌＯを非動作状態にせしめることもできる
。ここで割り込みのシーケンスの制御コードは、全て、
プリバイト側のＡＮＤプレーン８にコードが割り付けら
れており、割り込みの処理時にオペコード側のＡＮＤプ
レーン１０は非動作状態にある。
演算部２は、上記の制御信号にしたがって、演算やＣＰ
Ｕ外部とのデータのアクセスを行なう。
内部バスとしては、基本的にＭＢ、ＤＢ、ＳＢの３種類
８ビツトバスを有し、各機能部とのデータのやりとりを
行なう。
機能としては、上述のプログラミングモデルで示したレ
ジスタ群や、データや実効アドレスの演算を行なう８ビ
ツトＡＬＵ１９や、シフト演算を行なう８ビツトのシフ
タ２０、アドレス生成を主に行なうＡＣＵ部３がある。
ＡＬＵｌ　９は、ＭＢ入力側にＩＣ２７をもち、ＩＣ２
７は、ＭＢババスら入力される信号を、スルーするか、
反転したり、“００”ｈ等の定数データを発生してＡＬ
Ｕｌ９での演算を補助する。
ざらにＤフラグの機能を実現するためのＩＯ進補正回路
もＡＬＵｌ９は含んでいる。
そして内部バス（ＭＢ）のデータのゼロを検出するＺＤ
Ｔ１７や分岐命令での分岐条件成立の有無をＰＳＲの状
態から検出するＢＲＤＴ１８もある。
特にアドレス生成を主に行なうＡＣＵ部に関しては、８
ビット単位に、機能が分離されそれぞれはキャリーが伝
搬する構成となっていて、最大２４ビツトのアドレス演
算を行なう。ここでは、アドレスの演算のみならずデー
タの演算も可能である。
具体的にはＡＣυ部は、８ビツト毎にＩＮＣ／ＤＥＣと
いう増減機能があり、ＡＢＬ、ＡＢＨ，ＳＢという内部
バス（各８ピツト）からのデータを“００″ｈ、“０ビ
ｈ、“０２”ｈで選択的に増減する。
Ｉ　Ｎ　Ｃ／　Ｄ　Ｅ　Ｃで演算された結果は、ＣＡＬ
Ｌ。
ＣＡＬＨ，ＣＡＬＢのラッチに選択的に格納され、ＡＯ
ＢＬ、ＡＯＢＨ，ＡＯＢＢ（７）７）’レス・バッフｙ
を介して出力される。
ここで選択的というのは、演算結果が常にラッチされる
のではなく、アドレス演算時のみラッチして、データ演
算時にはラッチされない場合があることを意味する。
しかし、ＲＬＴ２　３５は、ＩＮＣ／ＤＥＣ：Ｂ演算時
は常に結果をラッチするデータラッチである。
ＡＣＵ部には、割り込み発生時に強制的に割り込ミヘク
タを発生するＶＥＣＬ、ＶＥＣＨ，ＶＥＣＢ（ベクタア
ドレス発生回路）や、ＩＮＧ／ＤＥＣを介さずにＤＢバ
バスータを直接アドレスとして出力するＢＳも配置され
ている。
本ＣＰＵにおいて、実効アドレスの生成は、特に分岐や
ディスプレースメント付のアドレッシングにおいてＡＵ
とＡＣＵの両方を使用して演算しており、Ｃ３Ｂ、Ｃ５
Ｈ２５，２６は、その際に使用される。
つまり、ＡＬＵ１９からの演算結果によるキャリーやボ
ローをＡＣＵの演算に反映させるためのキャリーのセレ
クタとしての機能をＣ５Ｂ、Ｃ３Ｈ２５，２６が持って
いる。
尚、ＩＮＧ／ＤＥＣからラッチされた演算結果は、ＳＢ
、ＡＢＨ，ＡＢＬのバスを介してＰＣ，ＤＢＲ，ＴＲ，
ＡＤＨ，ＡＤＬのレジスタデータを選択的に更新する。
その他の機能としては、ＣＰＵのクロックの制御をつか
さどる、クロック発生器２２や、周辺システムにＣＰＵ
の動作状態を知らせる複数の信号を発生するシステム制
御２３がある。
さらに、インストラクション・プレデコーダ３３は、命
令コードのプリデコードを行い短縮命令の識別や、ブリ
バイト付でオペコードと不当な組合せ（以下不当命令と
称す）の選別などを行なう。
以下に、本ＣＰＵの演算部２の各機能部について説明を
行なう。
○　汎用レジスタ 演算、転送時にデータを提供したり、演算、転送後の結
果を格納する第４図及び第５図に示す汎用レジスタ群で
ある。
ＷＯ，Ｗｌについては、８ビツトずつに分けてＲＯ，Ｒ
２，Ｒ１，Ｒ３の８ビツトレジスタとしても命令で区別
して使用することができるので、本ＣＰＵでは１６ビツ
トのみならず、８ビツトのデータを扱うことができる。
Ｗ２．Ｗ３は、データアクセスの際のポインタとしてア
ドレッシングモードで指定すれば使用することもできる
。
汎用レジスタ群の各レジスタは、ラッチくセット、リセ
ットなし）で構成され、内部バスに対し、以下の接続関
係を有する。
基本的に、ＭＢババスら入力されデータをラッチし、Ｄ
Ｂ或いはＭＢのバスにラッチされたデータを出力する。
Ｒ２レジスタのみ、除算命令を実行する際のため、人力
にＤＢババス選択可能とする。
ＲＯ（買ＯＬ）→ＭＢから人力、　　　　ＤＢあるいは
ＭＢへ出Ｒ２（ＩＦＯＲ）→ＭＢあるいはＤＢから入力
、ＤＢあるいはＭＢへ出力 Ｒ１（ＹＩＬ）→ＭＢから人力、　　　　ＤＢあるいは
北へ出力Ｒ３（Ｗｉｌｌ）→龍から入力、　　　　ＤＢ
あるいはＭＢへ出力＋１１２Ｌ　　　−４ＭＢから入力
、　　　　ＤＢあるいはＭＢへ出力Ｗ２Ｈ→ＭＢから入
力、　　　　ＤＢあるいは北へ出力Ｗ３Ｌ　　　→ＭＢ
から入力、　　　　ＤＢあるいは闘へ出力１３８　　　
→ＭＢから入力、　　　　ＤＢあるいはＭＢへ出力ＯＦ
ＰＲ（ファーストベージレジスタ）第４図及び第５図に
示したＦＰＲは、前述のファースト・ダイレクト・アド
レッシングと呼ぶアドレッシングモードで使用される。
ＦＰＲは、ラッチ（セット、リセットなし）で構成され
、内部バスに対し、以下の接続関係を有する。
基本的に、ＭＢババスら入力されデータをラッチし、Ｄ
Ｂのバスにラッチされたデータを、出力する。
ＦＰＲ−ＭＢから入力、　　ＤＢへ出力○　ＩＣ（ＡＬ
Ｕに関する入力制御） 第４図に示したＩＣ２７（８ビツト）は、ＭＢババスら
ＡＬＵ１９に入力されるデータを制御する。
機能的には、以下の機能を有する。
１、１Ｂバスデータ　　　→＾ＬＵに入力２、　ＭＢバ
バスータの反転→ＡＬＵに人力３、“００′ｈの定数　
　　→ＡＬＵに入力（ＭＢババスータは無視する。） ４、　”Ｏ１’ｈ（７）定数　　　→＾Ｌｕニ入力（Ｍ
Ｂババスータは無視する。） ５、　’０２”ｈの定数　　　→ＡＬＵに入力（ＭＢバ
バスータは無視する。） ６、０３′ｈの定数−→＾ＬＵに入力 （ＭＢババスータは無視する。） Ｑ　　ＡＬＵ（演算論理素子） 第４図に示したＡＬＵ　１９（８ビツト）は、ＤＢババ
スータとＩＣからの各８ビツトの人力により演算を実施
する。
機能的には、ＡＮＤ（論理積）、ＯＲ（論理和）、ＥＸ
ＯＲ（排他的論理和）、ＳＵＭ（加算）がある。
また、ＰＳＲ中のＤフラグの設定により（Ｄ＝１ならば
）、加算及び減算を同一演算サイクル内で１０進補正す
る回路も含む。
さらに、ＳＵＭの結果、キャリー・ボロー発生、オーバ
ーフローが発生の検出及びキャリー・ボロー、オーバー
フローをラッチする機能も具備する。
特に、キャリー結果は、ＡＬＵ１９が次のＳＵＭを実行
するまで保持されるものとする。（ＡＮＤ、ＯＲ，ＥＸ
ＯＲでは変化しない） Ｑ　　ＡＬＵシフタ（演算論理素子シフタ）第４図に示
した、ＡＬＵシフタ２８は、８ビツトデータの１ビツト
シフトライトを実施するシフトレジスタで、主に乗算命
令で使用される。
このシフトレジスタに入力されるデータは、ＡＬＵ１９
のＳＵＭ（加算）の結果であり、最上位ビットには、そ
のＳＵＭの結果で発生したキャリーが入力され、シフト
の結果最下位より送出される１ビツトデータは、ＡＬＵ
１９のキャリーとして最終的に保持される。
Ｑ　　ＲＬＴ（ＡＬＵ　　結果ラッチ）第４図に示した
、ＲＬＴ２９は、ＡＬＵ１９の演算結果を保持する８ビ
ツトラツチである。内部バスに対しては以下の接続関係
を有する。
ＲＬＴ　　→　ＤＢあるいはＭＢへ出力ただし、ＲＬＴ
２９のデータは、次のＡＬＵ演算が実行されるまで内容
は更新されない。
Ｏシフタ 第４図に示した、シフタ２０はフリップ・７０ツブで構
成され、データの１ビツトシフトレフト。
シフトライト、ノーシフトのいずれかを制御信号により
選択的に実施する。
内部バスに対しては以下の接続関係を有する。
シフタ→ＭＢから入力、　　ＭＢへ出力○　ＺＤＴ（ゼ
ロ検出回路） 第４図に示したＺＤＴ１７は、ＭＢババス状態をモニタ
し、ＭＢババス全ビット“００”ｈならば、“００″ｈ
の検出をしたことを示す信号を発生するゼロ検出回路で
ある。
特に、この信号はＰＳＲレジスタ３０中のＺフラグに作
用し、ＡＬＵ１９等の演算結果がＲＬＴ２９より、ＭＢ
ババス出力される時、結果の００”ｈを検出して２フラ
グをｌ”にセットする動作を促すために用いられる。
ＯＰＳＲ（プロセッサ・ステイタス・レジスタ）第４図
に示した、ＰＳＲ３０は、ラッチで構成され内部バスに
対しては以下の接続関係を有する。
ＰＳＲ→ＭＢから入力、　　　ＤＢへ出力機能としては
、概要でも記述した様にＰＳＲレジスタ３０は現在のＣ
ＰＵの動作状態を示す。
○　ＢＲＤＴ（分岐検出回路） 第４図に示した、ＢＲＤＴｌ　８は、ＰＳＲ３０に接続
されており、分岐命令が発生した場合、ＰＳＲ３０の内
容から分岐するか否かを判断する信号を発生する。
ＯＡＯＢＢ、ＡＯＢＨ，ＡＯＢＬ（７Ｆレス−出力バッ
ファ） 第４図ＡＣＵ部１６に示した、ＡＯＢＢ、ＡＯＢＨ，Ａ
ＯＢＬはアドレス出力用のバッファであり、各８ビツト
で計２４ビット（ＢＡ７〜ＢＡＯ。
ＡＩ５〜ＡＯ）のアドレスを出力する。
アドレス出力は、ＢＥのローでノ＼イ・インピーダンス
状態になる。
ＯｖＥＣＢ、ｖＥＣＨ２ｖＥＣＬ（ベクタアドレス発生
器） 第４図ＡＣＵ部１６に示した、ＶＥＣＢ、ＶＥＣＨ，Ｖ
ＥＣＬは割り込み処理において、ベクタアドレス（２４
ビツト）を発生する。
○　ＣＡＬＢ、ＣＡＬＨ，ＣＡＬＬ（アドレス計算ラッ
チ） 第４図ＡＣＵ部１６に示した、ＣＡＬＢ、ＣＡＬＨ，Ｃ
ＡＬＬはＩＮＣ／ＤＥＣ：Ｂ：Ｈ：Ｌの演算の結果を選
択的に格納するう・ソチであり、アドレス演算時のみラ
ッチされる。
Ｑ　　ＲＬＴ２（結果ラッチ２） 第４図ＡＣＵ部１６に示した、ＲＬＴ２はＩＮＣ／ＤＥ
Ｃ：Ｂの演算の結果を常に格納するう・ソチである。
０　１　ＮＣ／ＤＥＣ：Ｂ：Ｈ：Ｌ（インクリメント／
デクリメント・ユニット） 第４図ＡＣＵ部１６に示したＩＮＣ／ＤＥＣ：Ｂ：Ｈ：
Ｌはデータの増減を行なう。
各機能部は、８ビット単位で構成され、演算結果で発生
したキャリーは、それぞれの上位アドレス増減部（ＩＮ
Ｃ／ＤＥＣ：ＬならＩＮＣ／ＤＥＣ：Ｈへ、ＩＮＣ／Ｄ
ＥＣ：ＨならＩＮＧ／ＤＥＣ：Ｂへ）に伝搬され、結局
２４ビツトのアドレス生成を実現することになる。
但し、このＩＮＣ／ＤＥＣ：Ｂ：Ｈ：Ｌにデータ（各８
ビツト）は、ＳＢ、ＡＢＨ，ＡＢＬのデータバス（各８
ビツト）を介して入力される。
各ＩＮＣ／ＤＥＣ：Ｂ：Ｈ：Ｌは、このデータについて
基本的に次の動作を選択的に行なう。
１、現状データの保持 ２、“Ｏｌ”ｈのインクリメントあるいはデクリメント
。
３、”０２’ｈのインクリメントあるいはデクリメント
。
ＢＳ（バス　セレクト） 第４図ＡＣＵ部１６に示した、ＢＳは実効アドレスを発
生する際、ＣＰＵ外部から入力されたデータ（８ビツト
）をＩＮＣ／ＤＥＣ：Ｌを介することなく、ＤＢババス
ら、直接ＡＯＢＬに入力するためのデータの選択の機能
を有する。
前記のファースト・ダイレクト・アドレッシングのよう
な場合、実効アドレスのためのオペランドデータ（８ビ
ツト）をフェッチするサイクルの次に、すぐに実効アド
レスを出力しなければならないが、この場合、ＩＮＣ／
ＤＥＣ：Ｌを介すれば遅延が生じる。
そこでこのＢＳを用いて、オペランドデータ（ＤＩＬ）
をＤＢババス乗せ、ＢＳで選択することにより、高速に
ＡＯＢＬを書き換えることができる。
ＯＣ３Ｂ、Ｃ３Ｈ（キャリーセレクタ）第４図ＡＣｔＪ
部１６に示した、ＣＳＢ、Ｃ５Ｈ２５，２６はデータの
演算時に、ＩＮＣ／ＤＥＣ：Ｂ、ＩＮＣ／ＤＥＣ：Ｈに
人力されるキャリーがＩＮＣ／ＤＥＣの下位側（ＩＮＣ
／ＤＥＣ：ＨならＩＮＣ／ＤＥＣ：Ｌ、ＩＮＧ／ＤＥＣ
：ＢならＩＮＣ／Ｄ　Ｅ　Ｃ：Ｈ）からか、あるいはＡ
ＬＵ１９で発生されたキャリーにするかを選択する機能
を有す従って、このＣＰＵでは実効アドレス発生の際の
ディスプレースメントデータの加算や、プログラム相対
アドレスで分岐の際にアドレスの計算を行なうことは、
ＡＬＵ１９とＡＣＵｌ　６を共用して行なう。
例えば、２４ビツトデータに８ビツトのディスプレース
メントを加算して、実効アドレスを発生するアドレッシ
ングの場合、２４ビツトデータ中のビット７〜ビツト０
とディスプレースメントデータ（８ビツト）の加算をＡ
ＬＵ１９で行なイ、２４ビツトの残り（ビット２３〜ビ
ツト１６）をＡＣＵ部１６で演算する。
ＡＬＵ１９で加算の結果キャリーが発生した場合、この
キャリーは、Ｃ３Ｈ２５を介して、ＡＣＵＨに入力され
、ＡＣＵｌ６はこの桁上がりを含めて演算ができる。
一方、通常のプログラムカウンタのインクリメント動作
の場合には、ＡＣＵｌ６のみを用いて、ＡＬＵ１９は別
のオペレーションのための演算を行なうことができる。
この時ＡＬＵ１９のキャリーは無視されＡＣＵＬ１６か
ら発生したキャリーがＣ３Ｈ２５を介してＡＣＵＨに入
力される。
○　ＰＢＣ，ＰＣＨ，ＰＣＬ（プログラム・カウンタ） ２４ビツトのプログラム・カウンタ・レジスタである。
このレジスタのインクリメントは、ＩＮＣ／ＤＥＣ：Ｂ
：Ｈ：Ｌを用いて行なう。
内部バスに対しては以下の接続関係を有する。
ＰＢＤ　−ＳＢから入力、　ＤＢあるいはＳＯへ出力Ｐ
ＣＨ→ＡＢＨから入力、　ＭＢあるいはＡＢｌｌへ出力
ＰＣＬ→ＡＢＬから入力、　ＤＢあるいはＡＢＬへ出力
○　ＴＲ，ＡＤＨ，ＡＤＬ（テンポラリ・レジスタ）各
８ビツトのテンポラリ・データラッチである。
ＣＰＵ外部からは見えない。演算結果を一時的に格納す
る。
ＴＲ−＋ＤＢあるいはＳＢから入力、　ＳＢへ出力ＡＤ
Ｈ−＋ＭＢあるいはＡＢ）Ｉから入力、ＡＢＨへ出力Ａ
ＢＬ　　→ＤＢあるいはＡＢＬから入力、　ＡＢＬへ出
力Ｑ　　ＳＰＨ，５ＰＬ（スタック・ポインタ・レジス
タ） １６ビツトのスタック・ポインタ・レジスタである。
内部バスに対しては以下の接続関係を有する。
ＳＰＨ→ＭＢから入力　、　ＭＢあるいはＤＢへ出力Ｓ
ＰＬ　　−＋ＭＢから入力　、　ＤＢへ出力ＯＤＢＲ（
データ・バンク・レジスタ）８ビツトのバンク・レジス
タである。基本的にデータアクセスの際のバンクアドレ
スは、このレジスタ値が出力される。但し、ＰＳＲ中に
モード・フラグ（Ｍｌ、ＭＯ）の状態により、バンクア
ドレス値は変動する。
また、ＤＢＲは、ＳＢババス介して入力されており、Ｄ
ＢＲ値の増減にも任意に対応できる。
内部パスに対しては以下の接続関係を有する。
ＤＢＲ−４ＭＢあるいはＳＢから人力、　ＤＢあるいは
ＳＲへ出力 ○　ＤＩＬ（データ入力ラッチ） ８ビツトのランチである。外部データは、このラッチに
入力される。
ＤＩＬ１５は、制御部１に対しては命令コードを供給し
、演算部２には、内部バス（ＤＢ、ＭＢ。
ＳＢ）に対しデータを供給する。
ＣＰＵ内部に対しては以下の接続関係を有する。
ＤＩＬ　＋Ｄ７〜ＤＯから入力、　　ＤＢ、ＭＢ、ＳＢ
あるいは制御部へ出力 ＯＤＯＬ（データ出力ラッチ） ８ビツトのラッチである。外部に出力されるデータは、
このラッチに入力される。
ＣＰＵ内部に対しては以下の接続関係を有する。
ＤＩＬ→ＤＢあるいは北から入力、　Ｄ７〜ＤＯへ出力
以下に、本ＣＰＵの制御部１の各機能部について説明を
行なう。
○　インストラクション・プレ・デコーダ基本的に次の
３つの機能部を有する。
１、ＰＬＡでのデコードではタイミング的に間に合わな
い場合、プレデコーダで予めデコードして制御信号を発
生する。
［１サイクル命令の検出、外部制御信号の発生制御、Ｔ
ＣＵ７の制御等］ ２、ＰＬＡコードの最小化のためデコードを補助する。
［短縮命令の検出、命令で扱うデータサイズの検出等］ ３、不当命令、ソフトウェアインターラブド命令の検出
。
Ｏクロック発生器 ＣＰＵ内部用のクロックの発生。あるいは、外部システ
ム用システム・クロックを発生する。
ＷＡＩＴ−−−プロセッサ停止入力 ＬＳＰ　　−−−パスサイクル変更用人力ＣＬＫ　　−
一−ＣＰＵクロック入力 ｓ１．ｓ２−ｍ−システム・クロック出力○　システム
制御 ＣＰＵの動作状態を知らせるための複数の信号を発生す
る。
ＢＳＶＴ−−−プロセッサ動作状態出力（ベクタアドレ
ス出力中を示ス） ＢＳＤＡ−−−プロセッサ動作状態出力（データアクセ
スを示す） ＢＳＰＡ−−−プロセッサ動作状態出力（プログラムア
クセスを示す） ＢＳＯＦ−−−プログラム動作状態出力（命令フェッチ
を示す） ＢＳＭＬ−−−プロセッサ動作状態出力（メモリロック
状態を示す） ＲＷＥ、ＲＢ、ＷＢ−−−リードライト状態出力ＢＥ−
−−バスイネーブル入力 Ｏインタラブド制御 ＣＰＵの割り込みを制御する。
ＲＥＳ　　　−−−リセット割り込み人力ＮＭＩ　　　
−一一ノンマスカブル割り込み入力ＩＲＱ　　　−−一
割り込み入力 ｌ５ＥＯ〜３−一一割り込み（ＩＲＱ）選択入力ＷＡＫ
Ｅ　　−−−プロセッサ停止命令の解除入力 ○　ＴＣＬＪ（タイミング制御ユニット）命令実行の動
作シーケンスを制御する。
○　ＥＣＩ（イクスキュージョン制御インタフェース） ＰＬＡの命令デコード結果を受は演算部２にタイミング
を整えた制御信号を発生する機能を有す。
○　オペコードＩＲ（バッファ）。
ブリバイトＩＲ（インストラクション・レジスタ） 命令を格納するインストラフシランレジスタ。
○　プリバイト　ＡＮＤプレーン、オペコードＡＮＤプ
レーン、ＯＲプレーン ＡＮＤ−ＯＲで構成された命令デコード用ＰＬへ〇 以上説明したようなＣＰＵにおいて、分岐命令情報を処
理する構成部分のみを第４図より抜き出し第１図に示す
。尚、第１図に示す構成部分に付した符号は第４図に付
した符号と同一である。
第１図において、８ビツトからなる分岐命令情報が供給
されるＤＩＬ１５の出力側は、命令情報のデコードを行
うインストタクシ１ン・ブレ・デコーダ３３に接続され
る。インストラクション・ブレ・デコーダ３３の出力側
は、分岐命令が発生した場合にＰＳＲ３０の内容に基づ
き分岐するか否かを判断する信号を発生するＢＲＤＴ１
８に接続される。ＢＲＤＴ１３の出力側は、オペコード
ＩＲバッファ５１を介してオペコードＡＮＤプレーン１
０に接続される。尚、オペコードＡＮＤプレーンＩＯの
出力側はＯＲプレーン１１に接続され、ＡＮＤプレーン
１０及びＯＲプレーン１１にてＰＬＡを構成している。
このように構成される分岐命令情報の処理を行う構成部
分の動作を以下に説明する。
ＤＩＬ１５に供給される分岐命令情報は、第３図に示す
ように８ビツトからなり、上位４ビツトはＯであり、下
位４ビツトが分岐条件を示すビットデータ（ＯＣＴ）に
て構成される。Ｄｌ１５より送出される上記分岐命令情
報は、インストラクション・ブレ・デコーダ３３にてデ
コードされＢＲＤＴ１８に供給される。
分岐の有無を判断するＢＲＤＴ１８は、第２図に示す構
成からなり、分岐命令情報の下位４ビツト（ＢＱないし
Ｂ３）からなるデータであるＣＣＴをＰＳＲ３０に格納
されているステータスフラグデータでエンコードするこ
とで分岐の有無が判断され、分岐時にはＨレベルの、非
分岐時にはＬレベルの信号を送出する回路である。
上記ＯＣＴのピットデータであるＢＯないしＢ３は、そ
れぞれ入力線１００ないし１０３に１ビツトづつ供給さ
れる。尚、ＯＣＴのデータは、第１表に示す通り１６種
類ありその各々について“分岐条件”に示す論理動作が
第２図に示す回路にて実行される。一方、ＰＳＲ３０の
格納データである、Ｃ，Ｚ、　Ｎ、　Ｖｌｉ、入力Ｍ１
０４ないし１０７に供給される。尚、上記Ｃ，Ｚ、Ｎ、
Ｖのデータは、上述した第５図に示すように、フラグデ
ータであり、Ｃがキャリーフラグデータ、Ｚがゼロフラ
グデータ、Ｎがネガティブフラグデータ、■がオーバー
フローフラグデータである。
このようにしてＢＲＤＴ１８より送出される分岐信号Ｂ
ＲＦは、オペコード・インストラクションレジスタ５１
を介してＰＬＡのオペコードＡＮＤプレーン１０へ送出
される。ＰＬＡ部ではこの信号とオペコード等地の入力
データで分岐命令の制御が行われる。
このように分岐の有無を示す信号をＡＮＤプレーンｌＯ
に供給するようにしたため、命令に応じて分岐動作を実
行させるという細かな制御が可能となる。例えば、分岐
命令では分岐先のアドレスを示すために以下の（１）な
いしく３）の３通りのアドレッシングが設けられている
。
（１）分岐命令の次の命令のアドレスに対して８ビツト
のデータを符号拡張して加算するアドレッシング。即ち
、あるアドレスに対して−１２７から＋１２７の範囲の
アドレスに分岐するアドレッシングである。尚、このア
ドレッシングをリラティブアドレッシングと呼ぶ。
（２）分岐命令の次の命令のアドレスに対して１６ビツ
トのデータを符号拡張して加算するアドレッシング。尚
、このアドレッシングをリラティブロングアドレッシン
グと呼ぶ。
（３）命令中に示されたＷＯないしＷ３のレジスタに格
納された値が分岐先のアドレスであるアドレッシング。
尚、このアドレッシングをレジスタインダイレクトアド
レッシングと呼ぶ。
例えばリラティブアドレッシングでは以下の動作フロー
となる。
分岐時 ■　アドレスＡにて、オペコードをフェッチする。
■　アドレス（Ａ＋１）にて、分岐先のアドレスに対応
した加算値である８ビツトのディスプレースメントデー
タ（ＤＩＳＰＬ）をフェッチする。
■　アドレス（Ａ＋２）にて、フェッチしたデータを符
号拡張してアドレスＡと加算し、命令が終了する。
■　アドレス（Ａ＋２＋Ｄ　Ｉ　Ｓ　Ｐ　Ｌ）にて、分
岐先のオペコードをフェッチする。
非分岐時 ■　アドレスＡにて、オペコードをフェッチする。
■　アドレス（Ａ＋１）にて、命令が終了する。
■　アドレス（Δ＋２）にて、次のオペコードをフェッ
チする。
次に、リラティブロングアドレッシングにおける動作フ
ローを示す。
分岐時 ■　アドレスＡにて、プリバイトをフｚ　ツチする。
■　アドレス（Ａ＋１）にて、オペコードをフェッチす
る。
■　アドレス（Ａ＋２）にて、分岐先のアドレスに対応
した加算値である１６ビツトのディスプレースメントデ
ータの内下位８ビットのデータ（ＤｒＳＰＬ）をフェッ
チする。
■　アドレス（Ａ＋３）にて、分岐先のアドレスに対応
した加算値である１６ビツトのディスプレースメントデ
ータの内上位８ビットのデータＣＤｌ５ＰＨ）をフェッ
チする。
■　アドレス（Ａ＋４）にて、フェッチしたデータを符
号拡張してアドレスＡと加算し、命令が終了する。
■　アドレス（Ａ＋４＋ＤＩ　ＳＰ）にて、分岐先のオ
ペコードをフェッチする。
非分岐時 ■　アドレスＡにて、プリバイトをフェッチする。
■　アドレス（Ａ＋１）にて、オペコードをフェッチす
る。
■　アドレス（Ａ＋２）にて、命令が終了する。
■　アドレス（Ａ＋、９）にて、次のオペコードをフェ
ッチする。
次に、レジスタインダイレクトアドレッシングにおける
動作フローを示す。
分岐時 ■　アドレス八にて、プリバイトをフェッチする。
■　アドレス（Ａ＋１）にて、オペフードをフェッチす
る。
■　アドレス（Ａ＋２）にて、レジスタ格納データをプ
ログラムカウンタのアドレス値ヘロードし、命令が終了
する。
■　アドレス（レジスタ値）にて、分岐先のオペコード
をフェッチする。
非分岐時 ■　アドレスＡにて、ブリバイトをフェッチする。
■　アドレス（Ａ＋１）にて、オペコードをフェッチす
る。
■　アドレス（Ａ＋２）にて、命令が終了する。尚、ア
ドレス値は進行させない。
■　アドレス（Ａ＋２）にて、次のオペコードをフェッ
チする。
以上のように、それぞれのアドレッシングにおいて分岐
先のアドレスを得るための動作が異なり、従来のＣＰＵ
では上記の（１）ないしく３）のアドレッシングの内の
いずれか一つしか実行できなかったが、本実施例のＣＰ
Ｕではアドレッシングに係るデータとともに分岐の有無
を示す信号もＡＮＤプレーンｌＯへ供給されることより
、上記（１）ないしく３）のアドレッシングを選択しな
がら演算を実行することができる。
又、ＢＲＤＴ１８よりＰＬＡのＡＮＤプレーン１０へ接
続される出力線は、ＢＲＤＴ１８より送出される信号が
分岐の有無を示す１あるいは０の信号であるから、−本
のみであり、しかもＢＲＤＴ１８の出力信号はＰＬＡに
供給される他のデータと同じようにオペコード！Ｒバッ
ファを介してＡＮＤプレーン１０に送出されることより
、制御プログラムが複雑にならずＰＬＡのみを独立して
構成することが容易になる。
［発明の効果］ 以上詳述したように本発明によれば、分岐の有無を示す
信号をＰＬＡを構成するＡＮＤプレーンに供給するよう
にしたことより、ＡＮＤプレーンに供給される他のデー
タと組み合わせが可能となり細かい制御が可能となり、
又、データの流れが他のデータと同様にＡＮＤプレーン
からＯＲプレーンとなるので、制御プログラムが複雑に
ならずＰＬＡのみを独立して構成することができる。
【図面の簡単な説明】
第１図は、本発明のＣＰＵ内における分岐処理を行う構
成部分のみを記載したブロック図、第２図は第１図に示
すＢＲＤＴの論理回路図、第３図は分岐命令を示すデー
タの図、第４図は本発明のＣＰＵの全体構成を示すブロ
ック図、第５図は本発明のＣＰｔＪのプログラミングモ
デル、第６図ａないし第６図Ｃは本発明のＣＰＵの命令
形式について示した図である。 １０・・・オペコードＡＮＤプレーン、１１・・・ＯＲ
プレーン、１５・・・ＤＩＬ。 １８・・・ＢＲＤＴ。 ３３・・・インストラフシラン・ブレ・デコーダ、５１
・・・オペコードＩＲバッファ。

Claims (1)

    【特許請求の範囲】
  1. （１）中央演算処理装置の動作状態を示す情報が格納さ
    れているプロセッサ・ステイタス・レジスタと、 プログラム実行順序を変更する分岐を表す情報を上記プ
    ロセッサ・ステイタス・レジスタに格納されている情報
    にてエンコードし分岐するか否かを示す信号を発生する
    分岐検出部と、 ＯＲプレーンが接続されＰＬＡを構成し上記分岐検出部
    が送出する信号が供給されるＡＮＤプレーンと、を備え
    たことを特徴とする中央演算処理装置。
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