JPH03147026A - 情報処理装置 - Google Patents
情報処理装置Info
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- JPH03147026A JPH03147026A JP1282963A JP28296389A JPH03147026A JP H03147026 A JPH03147026 A JP H03147026A JP 1282963 A JP1282963 A JP 1282963A JP 28296389 A JP28296389 A JP 28296389A JP H03147026 A JPH03147026 A JP H03147026A
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- JP
- Japan
- Prior art keywords
- memory
- registers
- stack
- register
- instruction
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000010365 information processing Effects 0.000 claims description 8
- 238000010586 diagram Methods 0.000 description 5
- 230000004044 response Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000010276 construction Methods 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/34—Addressing or accessing the instruction operand or the result ; Formation of operand address; Addressing modes
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- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はプロセッサのスタック装置に係り、特に高速な
割込み処理を必要とするプロセッサのスタック装置に関
するものである。
割込み処理を必要とするプロセッサのスタック装置に関
するものである。
従来の公知例としては、［コンピュータ アーキテクチ
ャ 板材 健著 共立出版（１９８４）ｐ６２〜ｐ７１
」を挙げることができる。
ャ 板材 健著 共立出版（１９８４）ｐ６２〜ｐ７１
」を挙げることができる。
マイクロプロセッサを初めとする汎用プロセッサにおい
てアセンブラプログラマからみえるスタックは１つだけ
であり１通常メモリ上に設置されている。このスタック
はサブルーチン呼出し時や割込み発生時にプロセッサ内
部のレジスタ値を退避するのに用いられる。通常の応用
では割込みの応答速度はそれほど速い必要はなく、また
サブルーチン呼出し時に使用されるスタックの段数が３
つ以上になることが少ない、そこで従来は公知例に示す
ようにスタックの最初の２〜４段をレジスタで構成して
スタックの最初の部分だけ動作を高速化する試みがなさ
れてきた。
てアセンブラプログラマからみえるスタックは１つだけ
であり１通常メモリ上に設置されている。このスタック
はサブルーチン呼出し時や割込み発生時にプロセッサ内
部のレジスタ値を退避するのに用いられる。通常の応用
では割込みの応答速度はそれほど速い必要はなく、また
サブルーチン呼出し時に使用されるスタックの段数が３
つ以上になることが少ない、そこで従来は公知例に示す
ようにスタックの最初の２〜４段をレジスタで構成して
スタックの最初の部分だけ動作を高速化する試みがなさ
れてきた。
しかし、上記の方法では高速応答が要求される割込みが
発生する応用の場合に問題が生じる０例えば、マイクロ
プロセッサを用いてモータなどの周辺装置をリアルタイ
ムで制御する場合がこれにあたる、マイクロプロセッサ
がメインタスクを実行中であり、すでにサブルーチン呼
出しのためにレジスタで構成された高速なスタック部分
を使いきってしまった時にモータから割込みが発生した
とする。この場合５割込み処理に伴うプロセッサ内部の
レジスタ値の退避は低速のメモリ上のスタック部分を用
いて行なわなければならない。その結果、退避に時間が
かかつてしまい、リアルタイム制御という厳しい条件を
満たせないという問題が発生する。
発生する応用の場合に問題が生じる０例えば、マイクロ
プロセッサを用いてモータなどの周辺装置をリアルタイ
ムで制御する場合がこれにあたる、マイクロプロセッサ
がメインタスクを実行中であり、すでにサブルーチン呼
出しのためにレジスタで構成された高速なスタック部分
を使いきってしまった時にモータから割込みが発生した
とする。この場合５割込み処理に伴うプロセッサ内部の
レジスタ値の退避は低速のメモリ上のスタック部分を用
いて行なわなければならない。その結果、退避に時間が
かかつてしまい、リアルタイム制御という厳しい条件を
満たせないという問題が発生する。
上記の問題はレジスタで構成された最初の数段分のスタ
ックだけが高速で後は低速のメインメモリをアクセスす
ることに起因する。スタック中の任意の一部分を高速に
指定できるならば課題は解決される。というのは高速ス
タックの一部を割込み用にリザーブしておくことができ
るからである。
ックだけが高速で後は低速のメインメモリをアクセスす
ることに起因する。スタック中の任意の一部分を高速に
指定できるならば課題は解決される。というのは高速ス
タックの一部を割込み用にリザーブしておくことができ
るからである。
そこで本発明では容量の少ないレジスタで構成された高
速なスタックと容量の多いメモリで構成された低速なス
タックの２つのスタックを用意してこれらを別々に制御
できる命令群を備えた。
速なスタックと容量の多いメモリで構成された低速なス
タックの２つのスタックを用意してこれらを別々に制御
できる命令群を備えた。
これにより、応用によって予想される必要なだけの容量
の高速スタックを割込み用にリザーブしておき、余った
高速スタックと低速スタックをサブルーチン呼出しに用
いわば良い。本発明を用いればどちらのスタックをどれ
だけ使うかをユーザーが命令で意識して指定することが
できる。このためメインタスクを実行中に何レベルのサ
ブルーチン呼出しが行なわれていようとも割込み用の１
￥６速スタツクは必要なだけリザーブさ九ている。よっ
て、いつ割込みが発生してもリザーブさ九ている高速ス
タックを用いて迅速なレジスタ退避ができ、リアルタイ
ム制御という厳しい条件を満たすことができる。
の高速スタックを割込み用にリザーブしておき、余った
高速スタックと低速スタックをサブルーチン呼出しに用
いわば良い。本発明を用いればどちらのスタックをどれ
だけ使うかをユーザーが命令で意識して指定することが
できる。このためメインタスクを実行中に何レベルのサ
ブルーチン呼出しが行なわれていようとも割込み用の１
￥６速スタツクは必要なだけリザーブさ九ている。よっ
て、いつ割込みが発生してもリザーブさ九ている高速ス
タックを用いて迅速なレジスタ退避ができ、リアルタイ
ム制御という厳しい条件を満たすことができる。
以下、本発明の一実施例を第１図から第４図までを用い
て説明する。第１図は本発明を用いた情報処理装置の基
本構成を示している。第１図の情報処理装置では説明を
簡略化するために４個の汎用レジスタＲＯ−Ｒ３（１）
＆持ち、各汎用レジスタがそれぞれ］−個の退避用レジ
スタ５ｏ−Ｓ３（２）を持つ場合を扱うが、本発明は汎
用レジスタが何個であろうと、各汎用レジスタが何個の
退避用レジスタを持とうとも適用可能である。尚、この
退避用レジスタはレジスタで構成されたスタックであり
、レジスタスタックと呼ばれることもある。第１図の情
報処理装置は４個の汎用レジスタＲＯ〜Ｒ３（１） 、
この４個の汎用レジスタＲＯ−Ｒ３のそれぞれに結合さ
れた４個の退避用レジスタ５ｏ−９３（２）、デーツメ
−１１−リ （３）、メモリスタックポインタ（４）、
演算器（５）、命令デコーダ（６）、命令メモリ（７）
、命令シーケンサ（８）及びデータバス（１２）から構
成される。
て説明する。第１図は本発明を用いた情報処理装置の基
本構成を示している。第１図の情報処理装置では説明を
簡略化するために４個の汎用レジスタＲＯ−Ｒ３（１）
＆持ち、各汎用レジスタがそれぞれ］−個の退避用レジ
スタ５ｏ−Ｓ３（２）を持つ場合を扱うが、本発明は汎
用レジスタが何個であろうと、各汎用レジスタが何個の
退避用レジスタを持とうとも適用可能である。尚、この
退避用レジスタはレジスタで構成されたスタックであり
、レジスタスタックと呼ばれることもある。第１図の情
報処理装置は４個の汎用レジスタＲＯ〜Ｒ３（１） 、
この４個の汎用レジスタＲＯ−Ｒ３のそれぞれに結合さ
れた４個の退避用レジスタ５ｏ−９３（２）、デーツメ
−１１−リ （３）、メモリスタックポインタ（４）、
演算器（５）、命令デコーダ（６）、命令メモリ（７）
、命令シーケンサ（８）及びデータバス（１２）から構
成される。
第１図の情報処理装置では命令シーケンサ（８）で差し
示された命令メモリ（７）中の命令が読みだされ、命令
デコーダ（６）でデコードされて制御信号（９）となり
、汎用レジスタＲＯ〜Ｒ３（１）、退避用レジスタＳＯ
〜Ｓ３ （２）、データメモリ（３）、メモリスタック
ポインタ （４）、演算器（５）を制御する。この制御
信号（９）で例えばデータメモリ（３）中のデータと汎
用Ｉノジスタの内容を加算してこの結果をデータメモリ
に格納するといった命令で指定される動作を制御する。
示された命令メモリ（７）中の命令が読みだされ、命令
デコーダ（６）でデコードされて制御信号（９）となり
、汎用レジスタＲＯ〜Ｒ３（１）、退避用レジスタＳＯ
〜Ｓ３ （２）、データメモリ（３）、メモリスタック
ポインタ （４）、演算器（５）を制御する。この制御
信号（９）で例えばデータメモリ（３）中のデータと汎
用Ｉノジスタの内容を加算してこの結果をデータメモリ
に格納するといった命令で指定される動作を制御する。
また、第１図の情報処理装置は割込み信号（１１）がロ
ーレベルの場合は命令メモリ中のメインタスクを実行す
るが、割込み信号（１１）がハイレベルの場合は命令メ
モリ中の割込みベクトル（１３）で指定される場所に格
納されている割込みルーチンを実行する。この割込み処
理の詳細については後に第４図で説明する。
ーレベルの場合は命令メモリ中のメインタスクを実行す
るが、割込み信号（１１）がハイレベルの場合は命令メ
モリ中の割込みベクトル（１３）で指定される場所に格
納されている割込みルーチンを実行する。この割込み処
理の詳細については後に第４図で説明する。
上記に示したとおり、第１図の本発明では高速の退避用
レジスタ（２）と大容量メモリスタックとの２つのデー
タ退避手段を備えている。この大容量メモリスタックは
メモリスタックポインタ（４）を用いてデータメモリ（
３）、、ｈに設けられる。これら２つのデータ退避手段
はサブルーチンジャンプ時および割込み発生時に用いら
れる。こうした場合には以前のルーチンの変数などのデ
ータが汎用レジスタＲＯ〜Ｒ３（１）に格納されている
が、これらのデータをサブルーチン処理や割込み処理が
終了するまでどこかに退避しておく必要がある。従来、
このデータ退避手段は１つしかなかったが、本発明では
２つ備えているわけである。これら２つのデータ退避手
段は異なる２種類の命令によって独立に制御される。す
なわち、これら２種類の命令は命令デコーダ（６）でデ
コードされ制御信号（９）となり、この制御信号（９）
中の所定のビットがローレベルの場合退避用レジスタが
選択され、ハイレベルの場合メモリスタックが選択され
る。
レジスタ（２）と大容量メモリスタックとの２つのデー
タ退避手段を備えている。この大容量メモリスタックは
メモリスタックポインタ（４）を用いてデータメモリ（
３）、、ｈに設けられる。これら２つのデータ退避手段
はサブルーチンジャンプ時および割込み発生時に用いら
れる。こうした場合には以前のルーチンの変数などのデ
ータが汎用レジスタＲＯ〜Ｒ３（１）に格納されている
が、これらのデータをサブルーチン処理や割込み処理が
終了するまでどこかに退避しておく必要がある。従来、
このデータ退避手段は１つしかなかったが、本発明では
２つ備えているわけである。これら２つのデータ退避手
段は異なる２種類の命令によって独立に制御される。す
なわち、これら２種類の命令は命令デコーダ（６）でデ
コードされ制御信号（９）となり、この制御信号（９）
中の所定のビットがローレベルの場合退避用レジスタが
選択され、ハイレベルの場合メモリスタックが選択され
る。
このデータメモリ（３）のメモリスタック領域への退避
と退避用レジスタへの退避の様子をそれぞれ第２図、第
３図を用いて説明する。第２図、第３図では判り易くす
るために説明に必要のない部分は省略しである。
と退避用レジスタへの退避の様子をそれぞれ第２図、第
３図を用いて説明する。第２図、第３図では判り易くす
るために説明に必要のない部分は省略しである。
第２図はメモリスタックポインタ（４）を用いてデータ
メモリ（３）上に設けられるメモリスタックを用いる場
合の例である。説明のために命令の二−モニツク表示（
ＰＵＳＨＭ ＲＯ）も合わせて示しである。上記二−
モニツク表示の意味はメモリスタックポインタの値を１
だけ増やした後。
メモリ（３）上に設けられるメモリスタックを用いる場
合の例である。説明のために命令の二−モニツク表示（
ＰＵＳＨＭ ＲＯ）も合わせて示しである。上記二−
モニツク表示の意味はメモリスタックポインタの値を１
だけ増やした後。
メモリスタックの先頭（メモリスタックポインタで指さ
れている場所）にＲＯの内容をＰＵＳＨ（退避）すると
いうことである０図中には示していないがこれと反対の
動作はＰＯＰＭ ＲＯと表現され、メモリスタックの
先頭（メモリスタックポインタで指されている場所）の
内容をＲＯにｐｏｐ （回復）した後、メモリスタック
ポインタの値を１だけ減らす。第２図にはＰＵＳＨＭＲ
ＯによってレジスタＲＯの値Ａがメモリスタックの先頭
（メモリスタックポインタで指されている場所）にＰＵ
ＳＨされた様子が示しである。このメモリスタックはレ
ジスタの値を一つずつ退避及び回復させるため非常に低
速であるが容量が非常に大きいという特徴がある。
れている場所）にＲＯの内容をＰＵＳＨ（退避）すると
いうことである０図中には示していないがこれと反対の
動作はＰＯＰＭ ＲＯと表現され、メモリスタックの
先頭（メモリスタックポインタで指されている場所）の
内容をＲＯにｐｏｐ （回復）した後、メモリスタック
ポインタの値を１だけ減らす。第２図にはＰＵＳＨＭＲ
ＯによってレジスタＲＯの値Ａがメモリスタックの先頭
（メモリスタックポインタで指されている場所）にＰＵ
ＳＨされた様子が示しである。このメモリスタックはレ
ジスタの値を一つずつ退避及び回復させるため非常に低
速であるが容量が非常に大きいという特徴がある。
第３図は退避用レジスタを用いる場合の例である。説明
のために命令の二−モニツク表示（ＰＵＳＨＲ）も合わ
せて示しである。上記二−モニツク表示の意味は４個の
汎用レジスタＲＯ〜Ｒ３（１）の値をそれぞれ対応する
退避用レジスタＳＯ〜５３（２）にＰＵＳＨするという
ことである０図中には示していないがこれと反対の動作
はＰＯＰＲと表現され、４個の退避用レジスタ５ｏ−８
３（２）の内容をそれぞれ対応する汎用レジスタＲＯ〜
Ｒ３（１）にＰＯＰする。第３図にはＰＵＳＨＲ命令に
よってＲＯ〜Ｒ３（１）の値Ａ、Ｂ、Ｃ。
のために命令の二−モニツク表示（ＰＵＳＨＲ）も合わ
せて示しである。上記二−モニツク表示の意味は４個の
汎用レジスタＲＯ〜Ｒ３（１）の値をそれぞれ対応する
退避用レジスタＳＯ〜５３（２）にＰＵＳＨするという
ことである０図中には示していないがこれと反対の動作
はＰＯＰＲと表現され、４個の退避用レジスタ５ｏ−８
３（２）の内容をそれぞれ対応する汎用レジスタＲＯ〜
Ｒ３（１）にＰＯＰする。第３図にはＰＵＳＨＲ命令に
よってＲＯ〜Ｒ３（１）の値Ａ、Ｂ、Ｃ。
Ｄがそれぞれ対応する退避用レジスタ５ｏ−３３（２）
にＰＵＳＨされた様子が示しである。この退避用レジス
タは容量は少ないものの複数個の汎用レジスタを同時に
退避及び回復できるため非常に高速に動作できるという
特徴がある。
にＰＵＳＨされた様子が示しである。この退避用レジス
タは容量は少ないものの複数個の汎用レジスタを同時に
退避及び回復できるため非常に高速に動作できるという
特徴がある。
次に第４図を用いてメモリスタックと退避用レジスタの
使いわけの一例を示す、第４図は第１図中の命令メモリ
（７）と命令シーケンサ（８）をより詳細に示した図で
ある。第４図の命令メモリ（７）にはＡＡＡ番地からメ
インタスクが、 ＢＢＢ番地から割込みルーチンが格納
されている。命令シーケンサ（８）はプログラムカウン
タ（１４）。
使いわけの一例を示す、第４図は第１図中の命令メモリ
（７）と命令シーケンサ（８）をより詳細に示した図で
ある。第４図の命令メモリ（７）にはＡＡＡ番地からメ
インタスクが、 ＢＢＢ番地から割込みルーチンが格納
されている。命令シーケンサ（８）はプログラムカウン
タ（１４）。
プログラムカウンタ用の退避用レジスタ（１５）、セレ
クタ（１６）、割込みベクトル入力（１３）及び割込み
信号（１１）で構成される。割込みがない場合割込み信
号（１１）はローレベルになっており、セレクタ（１６
）はプログラムカウンタ（１４）を命令メモリ（７）に
接続する。第４図ではプログラムカウンタ（１４）には
ＡＡＡ番地が入っており、命令メモリ中のＡＡＡ番地か
ら始まるメインタスクが実行される。割込みが生じると
割込み信号（１１）はハイレベルになっており、セレク
タ （１６）は割込みベクトル（１３）を命令メモリ（
７）に接続する。第４図では割込みベクトル（１３）は
ＢＢＢ番地なので、命令メモリ中のＢＢＢ番地から始ま
る割込みルーチンに制御が移る。第４図では高速の割込
み応答が必要と仮定しており１割込みルーチンでＰＵＳ
ＨＲ，ＰＯＰＲ命令を用いて高速な退避用レジスタを指
定している。一方、メインタスクではＰ Ｕ Ｓ ＨＭ
、 ＰＯＰＭ命令を用いて容量の多いメモリスタックを
指定している。これにより、高速応答の必要な割込みル
ーチンに対しては高速な退避用レジスタを使用し、サブ
ルーチンコールによるデータの退ｉｆの多いメインタス
クに対しては大容量のメモリスタックを使用するという
使いわけが可能となる。しかも、この使いわけは命令を
用いてユーザーが指定できるため、高速の割込み処理が
必要ない応用の場合には退避用レジスタを高速サブルー
チンコールのために用いることも可能となる。
クタ（１６）、割込みベクトル入力（１３）及び割込み
信号（１１）で構成される。割込みがない場合割込み信
号（１１）はローレベルになっており、セレクタ（１６
）はプログラムカウンタ（１４）を命令メモリ（７）に
接続する。第４図ではプログラムカウンタ（１４）には
ＡＡＡ番地が入っており、命令メモリ中のＡＡＡ番地か
ら始まるメインタスクが実行される。割込みが生じると
割込み信号（１１）はハイレベルになっており、セレク
タ （１６）は割込みベクトル（１３）を命令メモリ（
７）に接続する。第４図では割込みベクトル（１３）は
ＢＢＢ番地なので、命令メモリ中のＢＢＢ番地から始ま
る割込みルーチンに制御が移る。第４図では高速の割込
み応答が必要と仮定しており１割込みルーチンでＰＵＳ
ＨＲ，ＰＯＰＲ命令を用いて高速な退避用レジスタを指
定している。一方、メインタスクではＰ Ｕ Ｓ ＨＭ
、 ＰＯＰＭ命令を用いて容量の多いメモリスタックを
指定している。これにより、高速応答の必要な割込みル
ーチンに対しては高速な退避用レジスタを使用し、サブ
ルーチンコールによるデータの退ｉｆの多いメインタス
クに対しては大容量のメモリスタックを使用するという
使いわけが可能となる。しかも、この使いわけは命令を
用いてユーザーが指定できるため、高速の割込み処理が
必要ない応用の場合には退避用レジスタを高速サブルー
チンコールのために用いることも可能となる。
以上説明したように本発明の情報処理装置は、容量は少
ないが高速なレジスタスタックと低速だが大容量のメモ
リスタックとの２つのスタックを備え、これら２つのス
タックを別々の命令で制御することができる。このため
、高速の割込み処理を必要とするリアルタイム制御のよ
うな応用においても割込みルーチンではレジスタスタッ
クへの退避を指定し、メインルーチン内のサブルーチン
コールにはメモリスタックを用いることにより、効率良
く対応することができるという大きな効果がある。また
、高速なレジスタスタックと大容量のメモリスタックの
使いわけは命令を用いてユーザーが指定できるため、高
速の割込み処理が必要ない応用の場合にはレジスタスタ
ックを高速サブルーチンコールのために用いることもｉ
Ｊ能となる。
ないが高速なレジスタスタックと低速だが大容量のメモ
リスタックとの２つのスタックを備え、これら２つのス
タックを別々の命令で制御することができる。このため
、高速の割込み処理を必要とするリアルタイム制御のよ
うな応用においても割込みルーチンではレジスタスタッ
クへの退避を指定し、メインルーチン内のサブルーチン
コールにはメモリスタックを用いることにより、効率良
く対応することができるという大きな効果がある。また
、高速なレジスタスタックと大容量のメモリスタックの
使いわけは命令を用いてユーザーが指定できるため、高
速の割込み処理が必要ない応用の場合にはレジスタスタ
ックを高速サブルーチンコールのために用いることもｉ
Ｊ能となる。
第１図は本発明の一実施例を示す基本構成図、第２図お
よび第３図は第１図の実施例の基本り」作を説明する図
、第４図は第１の実施例の２つのスタックの使いわけを
説明する図である。 １・・・汎用レジスタ、２・・・レジスタスタック、：
３データメモリ、４・・・メモリスタックポインタ、５
・演算器、６・・・命令デコーダ、７・・・命令メモリ
、８・・・命令シーケンサ、９・・・制御信号、】０・
・命令、１１・・・割込み信号、１２・・・データバス
、１−３・・・割込みベクトル、１４ ・プログラムカ
ウンタ、１５￥１ 父 第 ２ 父 ＰＵｓＨｒ’Ｉ Ｒｏ ３ト１ 割込−ｒイ言号 ■ づ 図 アＯせツーウ” しシ゛ズ７ ＰＵＳＨＦ。 頁 図 ＢＩ３
よび第３図は第１図の実施例の基本り」作を説明する図
、第４図は第１の実施例の２つのスタックの使いわけを
説明する図である。 １・・・汎用レジスタ、２・・・レジスタスタック、：
３データメモリ、４・・・メモリスタックポインタ、５
・演算器、６・・・命令デコーダ、７・・・命令メモリ
、８・・・命令シーケンサ、９・・・制御信号、】０・
・命令、１１・・・割込み信号、１２・・・データバス
、１−３・・・割込みベクトル、１４ ・プログラムカ
ウンタ、１５￥１ 父 第 ２ 父 ＰＵｓＨｒ’Ｉ Ｒｏ ３ト１ 割込−ｒイ言号 ■ づ 図 アＯせツーウ” しシ゛ズ７ ＰＵＳＨＦ。 頁 図 ＢＩ３
Claims (1)
- １、バスと該バスに接続された複数個のレジスタからな
る汎用レジスタと、該バスに接続されたデータメモリと
、命令を解読するデコーダを具備する情報処理装置であ
つて、上記汎用レジスタに結合された複数個の退避用レ
ジスタをさらに具備し、命令デコーダによつて解読され
た上記命令が所定情報を有する場合にデータメモリに汎
用レジスタの内容を退避させ、命令デコーダによつて解
読された上記命令が所定情報と異なる情報を有する場合
に汎用レジスタの内容を退避用レジスタに退避させるこ
とを特徴とする情報処理装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1282963A JPH03147026A (ja) | 1989-11-01 | 1989-11-01 | 情報処理装置 |
| KR1019900016807A KR910010303A (ko) | 1989-11-01 | 1990-10-20 | 정보 처리 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1282963A JPH03147026A (ja) | 1989-11-01 | 1989-11-01 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03147026A true JPH03147026A (ja) | 1991-06-24 |
Family
ID=17659402
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1282963A Pending JPH03147026A (ja) | 1989-11-01 | 1989-11-01 | 情報処理装置 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH03147026A (ja) |
| KR (1) | KR910010303A (ja) |
-
1989
- 1989-11-01 JP JP1282963A patent/JPH03147026A/ja active Pending
-
1990
- 1990-10-20 KR KR1019900016807A patent/KR910010303A/ko not_active Application Discontinuation
Also Published As
| Publication number | Publication date |
|---|---|
| KR910010303A (ko) | 1991-06-29 |
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