JPS59111542A - プログラム・カランタ・スタツク方法およびネストされたサブル−チンと命令用の装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、データ処理システムに関し、特に不ストされ
たサブルーチンの実行および割込みを行なうデータ処理
システムに関する。

データ処理システムにおいて実施される諸動作およびこ
れら動作が生じる順序は、メモリーに格納されたプログ
ラムにより記述される。実施されるべき一連の操作の各
々を完全に規定するプログラマの問題を軽減するため、
筐だデータ・プロセー　　ツサの能力を更に充分に利用
するため、１つのプログラムにおいて数回要求されるか
、あるいは他のプログラムにおいて使用することができ
る共通の関数が通常提供される。各々の一般関数は、サ
ブルーチンがあるシーケンスの命令を含むサブルーチン
として指定することができる。

サブルーチンは、多くの一般関数、例えば数学的近似操
作を用いる三角関数に対して使用することができる。一
連の操作を数回書換える代りに、プログラマは単に１組
の命令を書込んで操作を実（２１） 施し、これを何回も呼出す。このため、余弦（コサイン
）の如き三角関数の（Ｗｋ必要とする１つのルーチンの
場合には、テイジタル・データ・プロセッサにおける余
弦サブルーチンに対する１つの分岐操作が実行される。

しはしば、１つのサブルーチンがその動作を完了するた
め（Ｃ別のサブルーチンを呼出すことがあることが知ら
れている。、このような状態が生じると、戻りアドレス
即ち分岐サブルーチンから次のアドレスがデータ・プロ
セッサにより記憶されて再び呼出されなければならない
ため、複雑化する。

このように、全プログラムの効率はデータ・プロセッサ
における唯一の場所吟特定の１つの関数を提供すること
により強化されるが、時間的な配慮およびハードウェア
および（または）空間の制約の両方の観点から種々のサ
ブルーチンの呼出しおよびこ２％からの戻しにおいて効
率の低下が生じることがしばしば認められてきた。

従来技術においては、サブルーチンに関する人出転送の
ための多くの解決策が提供されている。

（２２） １つの解決法は、サブルーチンの最初に対する場所の次
の命令場所の転送ケ含むものであるらこのような構成に
おいては、最後のサブルーチン砧令はこのサブルーチン
の最初の場所をアクセスする。

この最初の場所は、次の命令（即ち、このサブルーチン
に分岐した命令を通る１つの命令）に対する戻しアドレ
ス指定み、このためデータ・プロセッサがプログラムの
順次実施のを継続を可能にする。この方法は、いくつか
の転送の取扱いが情況を複雑化させるため不利となる。

例えば、第１のサブルーチンからこの第１のサブルーチ
ンを使用する第２のサブルーチンへ諸動作を転送するこ
とがしばしは有利である。他の状態においては、第１の
サブルーチンがそれ自体全書び呼出す場合に有利となる
こともある。このような転送は問題があり、しばしば修
正を行なうことなくあるいは命令数を増加することなく
前述の形式のデータ処理システムを用いて達成すること
は不可能である。

第１のサブルーチンが最初に呼出される時、主ルーチン
における次のマイクロ命令のアドレスは最初のサブルー
チンの場所に対して転送される。この最初のザブルーチ
ンが中間のルーチンによって再び呼出さ１′Ｌる時、こ
の中間のルーチジにおける次の命令のアドレスは最初の
サブルーチンにおける同じ場所に転送され、このため元
の内容を破壊することになる。その結果、最初のサブル
ーチンは中間のルーチンに戻ることはできるが、主ルー
チンへは戻ることができない。

第１″！、たは第２のサブルーチンが最初のサブルーチ
ン全書び呼出すことを可能にするデータ処理システムに
おいては、戻りアドレスを特定の記憶場所へ移動させる
ため１つの命令を提供することができる。最後のサブル
ーチンの命令は、この時、指定された記憶場所のアドレ
スを営むように変更される。このシステムは１つのサブ
ルーチンが別のサブルーチンを呼出し全可能にする、即
ち比較的後のサブルーチンを不ストすることを可能（ｆ
こし、寸た部分的に完了したサブルーチンが他の目的の
ため順次使用されることを可能にするが、各不スト・レ
ベルに対して１つの予約記憶場所およびいくつかの命令
が必要となる。同じ不ストされた各サブルーチンに対す
るこれらの記は場所の数が増加する程、制御回路の複雑
さを増巾するのである。

更に、最後のサブルーチンの命令が各サブルーチン毎に
適正な記憶場所をアドレス指定するため修正されなけれ
ばならないため、プログラミングの複雑さはその度を増
加する。従って、この試みは、ネスティング・レベル数
が増加するに伴い益々輻する状態となる。

別の形式のデータ処理システムは、前に実行されγこサ
ブルーチン寸たはルーチンの戻りアドレスを記憶するた
めのメモリーにおける空白場所を使用する。サブルーチ
ンの最後の命令は指定された記′１．Ｉｔｓ所に対して
分岐する。しかし、このシステムを探索するためには、
一方が空白の８己憶場所に対するポインタであり他方が
レジスタのその時の値およびメモリー・アドレス指定供
する２つのレジスタが必要となる。この形式のデータ処
理装置は前述の問題のいくつかを克服するが、各々の新
たなサブルーチンのレベルを要求される同時の比（２５
） 毅的長い実行時間で表示する追加の命令を依然としても
たらす結果となる。

この問題の咀に鍛近の解決法は、参考のため本文に引用
される米国特許第３，９０９，７９７号［不ストされた
サブルーチンに対する制御ストア装置および後入れ先出
しスタックを用いるデータ処理システム」において見出
される。本米国特許においては、データ処理システムは
中央処理サブシステムの順序付けを可能にするマイクロ
プログラム制御ストア装置を■する。本特許は、制御ス
トア装置を制御するファームウェア内でプログラムされ
たサブルーチンのネスティング方法について記載してい
るが、この発明の原理はソフトウェア・プログラムまた
はファームウェア・マイクロプログラムに対しても等し
く適用可能である。制御ストア装装置は、記憶されるべ
きその時作動中のマイクロプログラム・ルーチンの戻り
アドレスを可能状態にするためのマイクロ指令を介して
マイクロプログラム・サブルーチンに対する分岐マイク
ロ命令を提供する。このマイクロ指令は筐だ、前身（２
６） て記憶された戻りマイクロプログラム・アドレスがルベ
ルだけ下方に移動（ブツシュ）されるように後入れ先出
しスタックを可能状態にする。マイクロプログラム・サ
ブルーチンの完了と同時に、制御ストア装置は、マルチ
プレクサが後入れ先出しスタックの最上位に含１れる戻
りアドレスを選定すること全可能にし、かつこれをシス
テムにおけるその時のアドレス・レジスタに対して提供
するための分岐フィールドを提供する。この分岐フィー
ルドはまた、後入れ先出しスタックにおける前に記憶さ
れた戻りアドレスをルベルだけ上げる。

プログラムの実行に対して非同期的に生じる事象に応答
させるため、データ処理システムにおいて命令が使用さ
れる。これらの非同期事象は、データ処理システム内の
障害、もしくはデータ処理システムにより制御される諸
素子の状態の変化である。例えば、データ処理システム
の割込みによって、入出力（Ｉｌｏ）素子は、これがデ
ータ処理システムによるアテンションまたはサービスを
妥求することを信号することができる。このような割込
みは、Ｉ１０操作またはメモリーのエラーの如きシステ
ムの障害の完了を信号するため使用することもできる。

サブルーチンの場合における如く、割込みはプログラム
のフローを転向させることができる。割込みの場合には
、プログラムのフローは、割込みを生じた事象のタイプ
を取扱いするようにプログラムされた割込みサービス・
ルーチンに対して転向される。割込みサービス・ルーチ
ンの実行の完了と同時に、割込みサービス・ルーチンは
、データ・プロセッサが割込みと同時に記憶された戻り
アドレスにおいてプログラムの実行を再開させねばなら
ない。

戻りアドレス全記憶するための１つの方法は、メモリー
内の固定場所全割込みされたプログラムの戻りアドレス
を記憶するための各タイプの割込みに割当てることであ
る。この方法を用いて、割込みサービス・ルーチンが完
了した時、ある特定の形式の割込みと関連する固定され
た記憶場所からデータ・プロセッサのプログラム・カウ
ンタを再ロードすることができ、またその割込みの発生
の直前に実行中であったプログラムの実行を再開するこ
とができる。この方法は、割込みが行なわれたプログラ
ムに戻すためにこのサービス・ルーチンが各別込みと異
なる固定された記憶場所から割込み戻りアドレスを検索
しなけれはならない故に、割込みサービス・ルーチンが
容易に共通のプログラム命令を共用できないという短所
を有する。

割込み戻りアドレスの取扱いに関する異なる試みは、参
考のため本文に引用された米国特許第４．３４０，９３
３号［存在しないメモリー・アドレスの集中検出法を有
するデータ処理システム」において見出される。あるフ
ァームウェア・マイクロプログラムの実行に割込みを行
々う・・−ドウエア割込みを取扱う本米国特許において
は、マイクロプログラムの戻りアドレスはある特殊なレ
ジスタ（ハードウエナ割込み戻りアドレス・レジスタ）
に記憶され、又更に別のハードウェア割込みはマイクロ
プログラム・ハードウェア割込みサービス・ルーチンの
完了壕で阻止される。以降の割込みの（２９） 禁止は、前記のノ・−ドウエア割込み戻りアドレス・レ
ジスタに記憶された最初のマイクロプログラムの戻りア
ドレスが第２のハードウェア割込みの発生によりその上
に記憶されつつある第２の戻りアドレスにより破壊され
ないことを保証するものである。この方法は、１つの割
込み戻りアドレス・レジスタからプログラム・カウンタ
を再ロードすることにより全ての割込みサービス・ルー
チンが割込みが行なわれたプログラムに対する実行を再
開するため、割込みサービス・ルーチンが共通のプログ
ラム命令を共用することを可能にするが、依然として割
込みおよびサブルーチンが容易に共通のプログラム命令
を共用できないという短所を有するものである。

従って、必要とされるものは、一般的な有効な方法にお
いてサブルーチン呼出しのネスティングおよび割込みの
サービス操作を可能にする戻りアドレスの記憶方法であ
る。

従って、本発明の主な目的は、サブルーチン転送および
割込みが迅速に行なわれる改善されたデ（３０） −夕処理システムの提供にある。

本発明の別の目的は、サブルーチンへの分岐丑たは非同
期割込みに対する応答の際戻りアドレスを記憶し、また
完了と同時にサブルーチンに分岐されたルーチンまたは
割込み応答ルーチンが戻りアドレスにおけるプログラム
の実行の再開全自動的に可能にするための新規な改善さ
れたシステムの提供にある。

本発明の他の目的は、データ処理および計算システムに
おいて使用される、効率が良く、信頼性が高く、全体的
な時間の節減をもたらす改善された手法の提供にある。

本発明は、特に頭書の特許請求の範囲において規定され
るものである。本発明の上記および他の目的および利点
については、図面に関して以下の記述を照合することに
より理解が得られよう。

前記の諸口的は、データ処理システムのマイクロプロセ
ッサにおいてこのマイクロプロセッサの順序付は操作を
可能にする制御領域を提供することにより、その１つの
操作モードに従って本発明の一実施態様によって達成さ
れる。この制御領域は、その時作動中のルーチンの戻り
アドレスが記憶されることを可能にするためのマイクロ
指令ケ介して前記サブルーチンに対する分岐マイクロ命
令全提供する。前記マイクロ指令はまた、前に記憶され
た戻りアドレスがルベルだけ下方にプツンユされるよう
に、後入れ先出しスタックを可能状態にする。前記制御
領域は更に、再上位の禁止状態にない中断状態の割込み
と対応するベクトル化された割込みアドレスの生成を行
なう。これらのベクトル化された割込みアドレスは、そ
の時のマイクロ命令により生成されたアドレスの代りに
次のアドレス・レジスタに対して与えられ、その時マイ
クロ命令により生成されたアドレスは割込みの完了と同
時にルベルだけ後入れ先出しスタッタに対してブツシュ
される。サブルーチンもしくけ割込みサービス・ルーチ
ンの完了と同時に、制御領域は、マルチプレクサが制御
領域における　　　　′次のアドレス・レジスタに対し
て与えられるべき後入れ先出しスタックの最上位に詮葦
れる戻りアドレスを選択することを可能にするためのア
ドレス・フィールドを提供する。前記後入れ先出しスタ
ックの飛出し操作はまた、前に記憶された戻りアドレス
をルベルだけ増進する。サブルーチン育たば割込みサー
ビス・ルーチンから戻る時もし割込みが生じるならば、
後入れ先出しスタックが飛出し操作もしくはブツシュ操
作のいずれも行なわれないように、またベクトル化され
たアドレスが実行されるべき次のマイクロ命令のアドレ
スとして次のアドレス・レジスタに対して与えられるよ
うに装置もまた設けられる。望ましい実施態様において
は、後入れ先出しスタックはシフト・レジスタを用いて
構成されている。

本発明のプロセスが実施される方法、および本発明の装
置が構成される方法およびその操作モードについては、
同じ照合番号がいくつかの図における類似の要素を識別
する図面と共に、以下の詳細な記述に照合すれば最もよ
く理解することができよう。

本発明の背景の前記の論述は主としてソフトウ（３３） エアおよびソフトウェア・ルーチンおよび割込みのネス
ティングに関するものであり、その原理はファームウェ
ア・ルーチンおよび割込みに対して等しく適用すること
ができる。本発明の以下の論議は、本発明がファームウ
ェア・サブルーチンおよび割込みのネスティングにおい
て使用するためマイクロプロセッサ内部で実施される望
ましい実施態様に関するものである。

図面に関連して本発明の構造および作用についての記述
に先立って、説明の便のため、図面中に示される実施態
様は４つのサブルーチンまたは割込みレベルのネスティ
ングが可能であるように示されていることに注意された
い。しかし、熱論、実施においては、使用されるハード
ウェアにおける適当に増加することにより４つより遥か
に大きくすることもできることを理解されよう。あるい
は葦だ、ハードウェアの拡張を行なう代りに、桁溢れ手
法を用いることもできる。この場合は、４つ以上のサブ
ルーチンまたは割込みレベルのネスティングを欲する場
合においては、マイクロプロ（３４） セッサは４つを越えるサブルーチンまたは割込みの取扱
いのため他の構成の機構によることもできる。

図面に示された実施態様の構成は、ある回路構成におい
て有効である。しかし、本発明を種々の形式のデータ・
プロセッサに適用するため本発明の実施において他の論
理構成を使用することも可能であることが理解されよう
。従って、本発明は図面に示された特定の構成に限定さ
れるべきことを意図するものではない。

次に四面によれば、第１図は、本発明の不ストされたサ
ブルーチンおよび割込み構成が用いることができるシス
テム全体全示している。％に、第１図は、主記憶装置サ
ブシステム１０と、中央演算処理装置（ＣＰＵ）２０と
、入出力（Ｉｌｏ　）装置４０と全示している。主記憶
装置サブシステム１０は、３個の金属酸化物半導体モジ
ュール１２．１４．１６からなる。この３個のモジュー
ルは、中央演算処理装置バス２０と入出力バス４０に対
して主要バス２６を介してインターフェースされている
。主要バス２６は、全てのメモリー・モジュールおよび
入出力装置に対するアクセスおよび制御全提供する能力
を与えるものである。

中央演算処理装置２０は、固定された長さのフィールド
および変更可能な長さのフィールドについて操作するワ
ード指向の命令を実行する。中央演算処理装置における
情報の基本単位は、２つの８ビツトのバイトからなる１
６ビツト・ワードである。これら情報ワードは、命令、
またけ固定小数点もしくは浮動小数点のオペランドに対
して１つ、２つまたは４つのグループにおいて使用され
る。バイトは寸だ１０進数唸たは英数字のデータとして
可変長さフィールドにおいても使用される。

ＣＰＵ２０は、マイクロプロセッサ３０と、モニター・
ロジック２２と、読出し専用記憶装置（ＭＯＳ）２４と
からなっている。マイクロプロセッサ３０は、望ましい
実施態様においてＲＯ３２４に會マわる４８ビツトの外
部ファームウェアのマイクロ命令ワードにより駆動され
る、算術演算、論理演算および制御操作が可能な１６ビ
ツトのＮＭＯＳチップである。マイクロプロセッサ３０
の構成は、ＣＰＵ２０の１６ビツトのソフトウェア命令
のレバー）　ＩＪの実行を可能にするものである。

マイクロプロセッサ３０は、集積回路の設計會谷易にす
るため入出力（Ｉｌｏ）および記憶操作を直接制御する
ように構成されている。マイクロプロセッサ３０の構成
は、４８ビツトのマイクロ命令ワード当り１２壕での同
時のマイクロ演算全可能にする真の水平マイクロプログ
ラミングを行なう４８ビツトの外部のファームウェアの
マイクロ命令の使用によって比較的大きな制御および集
積を可能にする。マイクロプロセッサ３０の構成は１だ
、ファームウェア・マイクロプログラム・ルーチンに対
するベクトルの生成を行なう８つの外部のハードウェア
割込みを可能にすると共に、ファームウェアの制御下で
取扱われる５つの外部ソフトウェア割込みを可能にする
。更に、マイクロプロセッサ３０は、モニター・ロジッ
ク２２において生成され、ファームウェア内部で実施さ
れ（３７） るべき複雑な分岐操作を可能にするマイクロプロセッサ
の制御域３６内のロジックによるト（雑な検査分岐およ
び主要分岐操作によって検出され制倒１される１０の外
部モニター・ビラトラ提供する。

マイクロプロセッサ３０は、第１図に示された如き５つ
の主な内部のハードウェアの論理領域からなる。この５
つの主な論理領域は、演算論理装置（ＡＬＵ）、メモリ
ー管理装置（ＭＭＵ３４）、制御領域３６、プロセッサ
・バス３７および内部バス３８を含むデータ操作領域３
２である。

プロセッサ・バス３７は、２０のアドレス／データ回線
、１つのメモリー・アドレス干渉回線および３つの汎用
制御回線からなっている。プロセッサ・バス３７は主要
バス２６と接続され、また主記憶装置１０および入出力
装置４０ＶＣ対してアドレス全提供しかつ主記憶装置１
０および入出力装置４０に関してデータを送受するため
に使用される。

内部バス３８は、マイクロプロセッサ・チップの他の４
つの領賊間の通信のための主な経路であ（３８） る。内部ハス３８は２０ビツト巾である。４８ビツトの
マイクロ配合ワード内部に１１のマイクロｏｐの制御下
で内部バス３８に対する情報の１２の供給源が存在する
。Ａ、　Ｌ　Ｕは、１１の指定されたマイクロｏｐがい
ずれも使用されなければ内部バス３８に対する省略時の
ソースとなる。

データ操作領域３２は、データに関する算術演算および
論理演算を行ない、メモリー・アドレス生成を行なう。

データ操作領域３２は、１つの標識レジスタ、種々の離
散レジスタ、レジスタ・ファイルおよび演算論理装置（
ＡＬＵ）およびシフト機構からなっている。これらの離
散レジスタの１つは、ＣＰＵに対する２０ビツトのメモ
リー・アドレス・レジスタとして使用される。このプロ
グラム・カウンタは、中央演算処理装置２０により実行
中のソフトウェア命令の２０ビツトのメモリ　、−・ア
ドレス生成有する。レジスタ・フ゛アイルは、１６ビツ
トのソフトウェアのアドレス指定可能なデータ・アドレ
ス・レジスタ、７つのソフトウェア・アドレス指定可能
な基底レジスタ、およびその全てがＣＰＵ２０により実
行されつつあるソフトウェア・プログラムと関連する他
の種々のレジスタを含む。このレジスタ・ファイルは捷
だ、ファームウェア操作中清報の一時的な記憶のためＲ
Ｏ８２４からのファーウェア・プログラムによって使用
される種々の作業レジスタを保有する。

シフト機構は、１６ビツト箇たけ３２ビツトのオペラン
ドに関して種々のシフト操作（即ち、開閉、演算論理、
左側右側）を行なう能力に使用される。

マイクロプロセッサ３０の制御領域３６は、３つの領域
、即ち、制御のための入力ラッチ、検査可能なレジスタ
および次のアドレス生成の領域に論理的（Ｃ分割されて
いる。制御領域３６については、第２図に関して以下に
更に詳細に記述する。

マイクロプロセッサ３０のＭＭＵ３４の部分は、主とし
て下記のものからなっている。即ち、１つのレジスタ・
ファイル、メモリー・セグメントの大キさを検査する１
つの９ビツトコンパレータ、あるセグメントに対するア
クセス権を評価するいくつかの２ビツトのリング・コン
パレータ、および潜在的なメモリーの干渉を表示する記
憶フリップフロップである。ＣＰＵが生成したメモリー
・アドレス・サイクルの間、ＭＭＵ３４は、内部バス３
８によりプロセッサ・バス３７におよびかれる物理的ア
ドレスに対して与えられ更に主要バス２６を介して主記
憶装置１０に対して与えられるセグメント番号、フロッ
ク番号およびオフセット値ヲ営むソフトウェアの論理ア
ドレス全翻訳する。

これ丑での記述により理解できるように、ＣＰＵ２０は
、その命令が主記憶装置１０から取出されるソフトウェ
ア・プログラムを実行し、これもまた主記憶装置１０に
保有されるデータに関する演算論理操作を実施する。Ｃ
ＰＵ２０により実行されるソフトウェア・プログラムは
、ソフトウェア・ビジプルである汎用レジスタおよび基
底レジスタを操作する能力を有し、その時のソフトウェ
ア命令はプログラム・カウンタにより指示される。

ＣＰＵ２０により実行中のソフトウェアからビジプルで
あるこれらの汎用レジスタ、基底アドレス・レジスタお
よびプログラム・カウンタは、マイク（４１） ロプロセッサ３０のデータ操作領域３２内に物理的に保
有される。

第１図のＣＰＵ２０の詳細々作用は、読出し専用記憶装
置（１１０Ｓ）２４（Ｃ記憶されたファームウェアのマ
イクロ命令の制御下でマイクロプロセッサ３０によって
制御される。ＲＯ８２４における各記憶場所はマイクロ
プロセッサの１つの機械サイクルを制御する如くに解釈
することができる。

ＲＯ８２４の各場所が読出される時、その山谷は制御領
域３６によって復号され、その結果マイクロプロセッサ
３０内部で特殊な操作を惹起する。

ＲＯ８の場所をグループ化することにより、ＣＰＵ２０
と関連する特殊な操作即ちソフトウェア命令を実施する
ことができるファームウェア・マイクロ命令シーダンス
が得られる。各ソフトウェア命令が開始されると、ソフ
トウェア命令の命令コード・フィールド内のあるビット
が用いられてＲＯ８２４内に保有されるファームウェア
・マイクロ命令ルーチンの始動アドレスを判定する。マ
イクロプロセッサ３０により行なわれるソフトウェアの
（４２） 命令復号によりセットまたはリセットされるあるフリッ
プフロップのテストは、必要に応じてマイクロプロセッ
サがＲＯ８２４内部の更に特定の７アームウエア・マイ
クロ命令シーケンスに対して分岐することを許容する。

主要バス２６に対しては、入出力装置４０が接続されて
いる。入出力コントローラ４２は、周辺素子４４から主
要バス２６を介して主記憶装置１０に対するデータ経路
を完成する入出力装置の部分である。Ｉ１０コントロー
ラ４２は、データ転送をもたらす結果となる制御に加え
て周辺素子の指令が開始される経路を提供する。

次に第１図の制御領域３６を更に詳細に示す第２図にお
いては、制御領域３６は別のロジックおよび回路を含む
が、本発明の目的のたぬにはこのロジックは第２図に示
されるものに限定されている。第２図はまた、内部バス
３８と、モニター・ロジック２２と、読出し専用記憶装
置（ＲＯ８）２４を示している。

第２１凶においては、ブロックの右上隅部に瞬接する数
字は、ブロックにより表わされるレジスタに＠１れる情
報のビット数を表わす。

ＲＯ８２４は、ファームウェアのマイクロ命令を保持す
ることができる読出し専用メモリー（ＲＯＭ）、壕ｆ、
ニーはランダム・アクセス・メモリー（ＩＩｌ′ＡＭ）
丑たけ他のどんな形態の記憶素子でもよい。ＲＯ８２４
は、中央演算処理装置の動作を制御するため、特にＣＰ
Ｕ２０のソフトウェア命令を実行するためマイクロプロ
セッサ３０によ’ｌ使用されるファームウェア・マイク
ロ命令（即ち、制御ワード）を保有する。マイクロプロ
セッサの機械サイクル毎に、制御ワードがＲＯ８２４か
ら取出される。

ＲＯ８２４は、この読出し専用記憶装置２４がら取出さ
れるマイクロ命令ワードを受取るＲＯＳデータ・レジス
タ６５に対して接続されている。

各マイクロ命令は、アドレス部分および指令部分全保有
する。マイクロ命令ワードＩ／（Ｚおけるアドレス部分
は、マイクロプロセッサ３０により実行されるべき次の
マイクロ命令となる読出し専用配憶装置２４から読出さ
れた次の場所のアドレス全識別する。マイクロ命令の指
令部分は、その時のマイクロ命令の実行の間マイクロ命
令により実施される操作を識別する。

マイクロ命令ワードのアドレス部分は、例えば望筐しい
実施態様においてはマイクロ命令ワードのビット０乃至
１２（第３図参照）に保持される予め定められたビット
番号に保持することができる。マイクロ命令の指令部分
はまた、例えば望ましい実施態様においてはマイクロ命
令ワードのビット１３乃至４７（第３図参照）に保持さ
れる予め定められたビット番号に保持することができる
。

この指令部分は、更に、マイクロ命令の副指令を構成す
るフィールド数に分割することができる。

第３図に関してマイクロ命令ワードを更に詳細に記述す
る前に、第２図の他の要素について記述する。モニター
・ロジック２２はＣＰＵ２０に関する状態情報全提供し
、この状態がファームウェアによりテストできるように
テスト・フリップフロップ５０にロードされる。モニタ
ー・ロジック（４５） ２２からの動的状態の情報の１０ビツトの保持に加えて
、テスト・フリップフロップ５０は種々のＣＰＵの選択
の状態をサンプルする５つのビットを保持する。このＣ
ＰＵ選択ビットは、性格において静的と考えるべきで、
特定のハードウェアの選択がデータ処理／ステム内部に
存在するかどうかを表示する。更に、テスト・フリップ
フロップ５０はセット−ｆたはリセットされるため、ま
たはファーウェアの制御下でビットを転送さ−ぎるため
使用可能な４つの制御フリップフロップを保有する。こ
れらの４つの制御フリップフロップはファームウェアに
よりテスト可能である。また、ＡＬＵのビット１６から
の桁送りまたは桁溢れがあったかどうか、またはＡＬＵ
のピッ）２０からの桁送りまたは桁溢れがあったかどう
か、または内部バス３８におけるあるビットが０に等し
いかどうが、等の如き動的情報で各ファームウェア・サ
イクル毎にロードされる１０の一時フリップフロップが
テスト・フリップフロップ５０に存在する。これらの１
０の一時フリップ７０ツブも１だファーム（４６） ウェアによってテスト可能である。

Ｆレジスタ５１は、内部バス３８からロードされる１６
ビツトの命令レジスタである。Ｆレジスタの全てのビッ
トはファームウェアによりテスト可能である。Ｆレジス
タ５１の下位の４ビツトはまた、５ビツトのカウンタで
あるＦカウンタ５２の下位の４ビツトヲ構成する。Ｆカ
ウンタ５２は、内部バス３８からロードすることができ
る５ビツト・カウンタである。Ｆカウンタ５２は増進ま
たは減退させることができる。Ｆカウンタ５２の４つの
下位のビットは寸だ、１６ビツトのマスクがファームウ
ェアの制御下で内部バス３Ｂに置くことができるように
復号される。

ソフトウェア割込みを生じることができる５つの可能な
条件がある。これらの条件はソフトウェア割込みレジス
タ５３においてラッチされる。ソフトウェア割込みブリ
ネット５４は、これらの条件の優先順位を付して主分岐
ロジック５７に対する入力のベクトル化されたアドレス
を生成する。

制御領域３６の次のアドレス生成部分５５は、（４７） 読出し専用記憶装置（７ｔ’Ｑ、Ｓ’）２４の順序付け
に必要なロジックを保有する。テスト分岐ロジック５６
は、ＲＯＳアドレス・レジスタ６３に対する２通りの分
岐アドレスを生じることができる６４のテスト条件全テ
ストするために使用される。これらの６４のテスト条件
は、ファームウェアの制’１ｉｊｌＪ下でテスト分岐ロ
ジック５６の出力がアドレス・マルチプレクサ１６０に
対する情報の１ビツトとしてテスト可能である。テスト
分岐ロジック５６に対する入力は、テスト・フリップフ
ロップ５０、Ｆレジスタ５１およびＦカウンタ５２によ
って提供される。

主分岐ロジック５７は、１５の主なテスト分岐マトリッ
クスを与える。これらマトリックスに対する入力の大部
分はＦ゛レジスタ５１らの（種々の組合せにおける）も
のである。他の入力は、モニターおよびテスト・フリッ
プフロップ５０の選択ビットからのものである。主分岐
ロジック５７の出力１５１は、アドレス・マルチプレク
サ１６０に対して与えられるアドレス情報の４ビツトで
あ（４日） る。

レジスタ５８は、ハードウェア割込みを生しることがで
きる１０の可能な条件と対応する情報のピッ［＋［供す
る。ハードウェア割込みブリネット５９は、これらの１
０の可能な条件の曖先順位を付して、これら１０の可能
な条件の内の１つが生じる時１２のベクトル化された）
・−ドウエア割込みアドレスを生じるためアドレス・マ
ルチプレクサ２６２により１更用される４ビツトの出カ
ケ生じる。

アドレス・マルチプレクサ１６０の出力は、ＲＯＳアド
レス・レジスタ６３にロードされてＲＯ８２４からの次
のマイクロ命令を取出すため使用されることになる１２
ビツトの名目の次のアドレスを生じる。この１２ビツト
のアドレスは、もしハードウェア割込みが生じなければ
この名目の次のアドレスが次のアドレスとしてのみ使用
されるという意味において名目的である。もしハードウ
ェア割込みが中断中であるかあるいは中断するハードウ
ェア割込みがマイクロ命令ワード内の（４９） 割込み禁止ビットのセットによって禁止されるならば、
ハードウェア割込みは生じない。（第３図におけるビッ
ト３４参照） アドレス・マルチプレクサ２６２は、マルチプレクサ１
　６０により生成される１２ビツトの名目の次のアドレ
スと、ブリネット５９からの４ビツトを８つの先行する
Ｏビットと組合せることにより形成されるベクトル化ハ
ードウェア割込みアドレスとの開音選択するγこめ使用
される。アドレス・マルチプレクサ２６２の出力は、Ｒ
ＯＳアドレス・レジスタ（Ａ’ＡＲ）６３に対してロー
ドされる１２ビツトの次のアドレスでめる。ＲＡＲ６３
の出力は、ＲＯ８２４から収出されるべき次のマイクロ
命令のアドレス生成部分するγこめ使用される。１７Ａ
Ｒ６３の出力は１だＲＯＳアドレス履歴レジスタ６６に
対する入力となる。

ＲＯＳアドレス履歴レジスタ６６は、次のマイクロ命令
アドレスが生成されてＲＯＳア上゛レス・レジスタ６３
に対して転送されつつある間ＲＯＳデータ・レジスタ６
５に保有されるこの時のマイ（５０） クロ命令の実行の際早期に、ＲＯＳアドレス履歴レジス
タがこの時のマイクロ命令のアドレスを保持するように
設けられている。このその時のマイクロ命令アドレスは
、もしその時のマイクロ命令がその使用全要求するなら
ば、次のマイクロ命令アドレスの生成の際に使用される
。ＲＯＳアドレス履歴レジスタ６６からのその時のアド
レスは１だ、マイクロサブルーチンおよびノ・−ドウエ
ア割込みサービス・ルーチンからの戻しアドレスとして
増分機構された後に使用される。

増分機構６４ば、ＲＯＢアドレス履歴レジスタ６６に保
有されるアドレスを予め定めｆこ数だけ（例えば、望ま
しい実施態様においては１だけ）増分する。増分機構６
４は、ＰＵＳＨマイクロ指令の間戻りアドレス・スタッ
ク７ｏ全戻りマルチプレクサ６１を介してソース化する
１こめ使用されることになる１２ビツトの増分機構であ
る。増分機構６４の出力は壕だ、アドレス・マルチプレ
クサ１６０およびアドレス・マルチプレクサ２６２を介
してＩＮＣおよびＩＮＣＫマイクロ指令の１こめのＲＡ
Ｒ６３に対［７て次のＲＯＳアドレス１１区ヲ与えるた
めにも使用される。このＩＮＣマイクロ指令は次のＲＯ
Ｓアドレスが１だけ増分されるその時のＲＯＳアドレス
となることｋＷｉ定し、ＩＮＣＫマイクロ指令は次のＲ
ＯＳアドレス匝がその時のアドレス値プラス１となるべ
きこと、およびマイクロ命令内の他の未便用のアドレス
・フィールド・ビットにおいて指示さＩ″１．る如き定
数が内部バス３８に置かれるべきこと全指定する。

戻りアドレス・スタック７０は、サブルーチンおよびハ
ードウェア割込みの戻りアドレスの格納のために使用さ
れる４×１２ビツトの後入れ先出しくＬＩＦＯ）アレー
である。戻りアドレス・スタック７０はクリア期間中１
６進数００１の値に初期化され、その最下部の場所は各
ポツプ（戻し）マイクロ指令の間００１（１６進数）（
Ｃセットされる。ＰＵＳＨマイクロ指令は、戻りアドレ
ス・スタック７０の最上部ケして増分機構６４の出力に
よりソース化させる。ハードウェア割込みは、ｓ−９ア
ドレス・スタック７０の最上部をして名目の次のアドレ
スであるアドレス・マルチプレクサ１６０の出力により
ソース化させる。増分機構６４は、　Ｒｏｓデータ・レ
ジスタ６５の次の指令部分の１つのサフフィールドがＰ
ＵＳＨマイクロ指令を指定する時、戻りアドレススタッ
ク７０に対してＲＯＳアドレス履歴レジスタ６６からの
増分されたアドレス履歴を転送する。このＰＵＳＨマイ
クロ指令は、マイクロプログラムのサブルーチンへの分
岐の間実行中のマイクロプログラムのマイクロ命令の戻
りアドレスの格能を可能にする。

ＰＵＳＩｉマイクロ指令に応答して、増分機構６４はＲ
Ｏｓアドレス履歴レジスタ６６から複数のレジスタ７１
乃至７４からなる戻りアドレス・スタック７０に対する
増分されｆこその時のＲＯＳアドレス全転送する。機能
的には、戻りアドレス・スタック７０は列状に配列され
ｆｃＨ数の作業レジスタである後入れ先出し記憶集子で
ある。このスタックからの唯一の出力は、アドレス・マ
ルチプレクサ１６０に対して接続された最上部のレジス
タ７１からである。戻りアドレス・スタック（５３） ７０に対する唯一の入力は最下部と最底部からのもので
ある。１つのアドレスがスタック７０に対してブツシュ
される時、これはこのスタックに既にある他のアドレス
が１つのレジスタで１列だけ下方に下げられた後レジス
タ７１に行く。１つのアドレスか列から商云（ポツプ・
アップ）される時、これは最上部のレジスタ７１により
与えられ、戻りアドレス・スタック７０に格納された各
アドレスは１つのハードウェア・レジスタを列方向で上
方に移動する。このポツプ操作の間、空白状態の底部の
レジスタ７４はアドレス００１（１６進数）でロードさ
れる。このスタックはカードのデツキとして視認が可能
であるが、これにおいてはこのデツキのカードに対する
アクセスは一時に１つずつデツキの最上部に関してカー
ドヶ加除することによってのみ可能であり、１だ各カー
ドがデツキの最上部から取り出される毎に予め定めたあ
るカード（１６進数値００１）がデツキの底部に対して
加えられる。

このように、実行中のマイクロプログラムかあ（５４） るサブルーチンに対して分岐する時ＲＯＳアドレス履歴
レジスタ６６から与えられる如き増分され１こ宅の時の
アドレスを格納する。更に、生じｆこ特定のハードウェ
ア割込みにより決定されｆこ如きＲＯＳ　２４内の予め
定めた場所に対するファームウェアの実行をベクトル化
するノ・−ドウエア割込みが生じる時は常に、戻りアド
レス・スタック７０はアドレス・マルチプレクサ１６０
により名目の次のアドレス出力を格納する。戻りアドレ
ス・スタック７０に格納され１ここれらのアドレスは、
マイクロプログラムへの分岐ｔｆこけマイクロプログラ
ム割込み全取扱うルーチンへの分岐の発生を除いて実行
されることになるマイクロプログラムの次のステップを
指示する。あるマイクロプログラムのサブルーチンへの
分岐が生じる時、あるいはハードウェア割込みが生じる
時これらのアドレスが格納されるため、戻りアドレス・
スタック７０におけるアドレスは、あるサブルーチン育
たばハードウェア割込み取扱いルーチンにおける最後の
マイクロ命令の実行と同時に、このマイクロプログラム
を適正なシーケンスに戻すことになる。このことは、以
下に記述される如き第４図を照合することにより更によ
く示されよう′。

第３図は、重重しい実施態様のマイクロプロセッサ３０
のファームウェアのマイクロ命令ワード・フィールドを
示している。このマイクロ命令ワードは、４８ビツト（
ビットＯ〜４７）からなっている。ビット０乃至１２は
ＲＯＳアドレス・フィールドとして使用され、ビット１
３乃至１７はレジスタ・ファイルにおけるレジスタの説
明のため使用され、ビット１８乃至２２はＡＬＵの演算
論理機能およびそのボートに対する入力の制御のため使
用され、ビット２３乃至２５はバス制御としで使用され
、ビット２６乃至３０はレジスタの変更フィールドとし
て使用され、ビット３１乃至３３はメモリー管理装置コ
ントローラとして使用され、ビット３４はハードウェア
割込みの発生を禁止する１こめ使用され、ビット３５乃
至４７は特　　　　′殊な制御フィールドとして使用さ
れる。

特殊な制御フィールド（ＲＤＤＴフィールド３５乃至４
７）は、マイクロ命令ファームウェア・ワードにおける
他のフィールドのあるものの変更および追加のｆこめ単
位さあれる。特殊制御フィールドは、あるマイクロサイ
クルの間３つ丑での同時のマイクロ指令に！供する。こ
の特殊制御フィールドは、第３図に示されるように４つ
のサブフィールド（Ａ乃至Ｄ）に分割される。このサブ
フィールドのいくつかの解釈は他のサブフィールドの内
容に依存している。

前記のマイクロ命令の４８ビツトは、マイクロ命令の実
行の開始においてＲＯＳデータ・レジスタ６５に対して
ロードされる。これら４８のビットは、信号ＲＤＤＴｏ
ｏ乃至ＲＤＤＴ４７と呼ばれる。

ＲＯＳアドレス・フィールドは１３ビツト（ＲＤＤＴＯ
Ｏ乃至ＲＤＤＴ　１２　）全含み、あるマイクロプログ
ラム・シーケンスにおける次のファームウェア・ステッ
プのアドレス全生成するため使用される。この次のアド
レス全生成するための方法は、下表１に示される如（Ｒ
ＯＳアドレス・（５７） フィールドの最初の５つのビットにより規定される。即
ち、 衣　　Ｉ ＲＤＤＴビット ０１２３４　　　　動作内容 Ｉ　　ＸＸＸＸ　　　飛越し Ｏｌ　、ＩＹＸＸ　　　テスト分岐 ００１、Ｙ、￥　　　主要分岐 ＯＯＯＩ　Ｘ　　定数による増分 ００００１　　　定数によらない増分 ｏｏｏｏｏ　　　戻り（ＰＯＰマイクロ指令）マイクロ
指令ＰＵＳＨは、ｉｌにリストされ１こ最初の５つの操
作のいずれとも関連して使用することができる。このマ
イクロ命令ＰＵＳＨは、飛越し′！ｆこは物体のマイク
ロ指令と組合せて使用される時、マイクロプログラマが
分岐させられたサブルーチンの完了と同時に戻ることを
欲する戻りアドレスを戻りアドレス・スタック７０に対
して格納させることを許容する。マイクロプログラムを
書く人によるこの戻りアドレスの格納を容易に（５８） する１こめ、マイクロ指令ＰＵＳＨは増分機構６４によ
り１だけ増分されるＲＯＳアドレス履歴レジスタ６６の
内容ヲ戻りアドレス・スタック７０の最上部にプッシュ
する。戻り（ｐｏｐ）マイクロ指令は、この時、マイク
ロプログラムのサブルーチン全要求するマイクロ命令の
後に最初の場所に対する呼出されたサブルーチンの最後
のファームウェアのステップとしてマイクロプログラマ
により使用されるのである。

ｉｌにおいて記述される６つの操作により規定きれる次
のアドレス生成に対する１つのし０外は、ハードウェア
割込みのそれである。あるハードウェア割込みが開始さ
れると、次のＲＯＳアドレスが１つのハードウェア・ベ
クトルとして与えられ、その時のファームウェア・ワー
ドのＲＯＳアドレス・フィールドにより生成されるＲ、
ＯＳアドレスは、戻りマルチプレクサ６１の出力として
選択されて戻りアドレス・スタック７０に対してプッシ
ュされるアドレス・マルチプレクサ１６０の出力により
戻りアドレス・スタック７０の最上部に置かれることに
なる。もし表１に示される最初の５つの操作の内の１つ
と関連してマイクロ指令ＰＵＳＨ（サブフィールドＡお
よびＢの特殊なコーディングと関連してビットＲＤＤＴ
４２乃至ＲＤＤＴ４４における特殊な制御フィールドＣ
により規定される如き）が使用されるならば、マイクロ
プログラマは１１こ、ハードウェア割込みの発生の結末
として＋ｉされる競合するブツシュ操作を阻止する１こ
め、ＲＤＤＴビット３４が２進数１であることを指示す
ることによってノ・−ドウエア割込みを禁＋ＬＬなけれ
はならない。あるファームウェアのマイクロプログラム
・シーケンスの完了に先■つで何時でも・・−ドウエア
割込みが（通常、外部の非同期事象の発生により）生じ
得る１こめ、ハードウェア割込みの発生を許容するγこ
め特別な自己慮が取られなければならない。

表１に規定された６つの操作の分岐能力はページ分岐お
よびバンク分岐操作と呼ばれる。ページはＲＯ８２４内
部の６４の連続する記憶場所として定義され、バンクは
ＲＯＳ　２４内の１０２４の記憶場所（１６ページ）と
して定義される。テスト分岐操作に対する分岐の境界は
、１つのページ内のいずれかの場所に限定されている。

主要分岐のｆこめの分岐境界は１つのバンク内のどの場
所にも限定される。衣１の残る４操作は、１つのバンク
から他のバンクへの分岐または増分操作が可能である。

飛越し操作は、ＲＯＳ２４の可能な４０９６の場所のど
れかに対する分岐全可能にする衣１の唯一の次のアドレ
ス生成法である。これは、ＲＯＳアドレス・フィールド
内で実行されるべき次のファームウェア・マイクロ倫令
の１２ビツトの直接アドレスを提供子ることにより達成
されるのである。

ＲＲＤＴビット０が２進数１と等しい時、ノア０Ｓデー
タ・レジスタ６５に保持される如きその時の（６１） のＲＯＳデータ・ワード（ファームウェアのマイクロ命
令）のＡ’　Ｄ　Ｄ　Ｔビット１乃至１２は、熱論−介
入するハードウェア割込みが生じないことを仮定シて、
ファームウェアのマイクロプログラムにおける次のアド
レスとして、アドレス・マルチプレクサ１６０とアドレ
ス・マルチプレクサ６２を介してＲＯＳアドレス・レジ
スタ６３に対し直接送られる。ハードウェア割込みが生
じる場合は、この名目的な次のアドレスは戻りアドレス
・スタック７０の最上部に対してブツシュされ、プリネ
ット５９の４ビツト出力に対して８つの上位の２進数０
のピッＩｆ連結することにより生成される如く生成され
ｆこハードウェア割込みベクトル・アドレスがアドレス
・マルチプレクサ２６２により出力される侍医のＲＯＳ
アドレスとしてＲＯＳアドレス・レジスタ６３に対して
ロードされることになる。

（６２） マイクロ指令ＰＵＳＨ（％別の制御フィールドＣにより
定義される如き）は飛越し操作と共に使用することがで
きる。バー　ドウエア割込みの禁止ビットＲＤＤＴ３４
は、マイクロ指令ＰＵＳＨが飛越し操作と関連して使用
される時、ハードウェア割込みを禁止するｆこめ２進数
０にセットされなければならない。マイクロ指令ＰＵＳ
Ｈの間、ＲＯＳアドレス履歴レジスタ６６に保持される
その時のＲＯＳアドレスはｌだけ増分され、ＲＤＤＴビ
ット１乃至１２に指定される如き次のアドレスがＲＯＳ
アドレス・レジスタ６３に対してロードされる前に、戻
りマルチプレクサ６１によって戻りアドレス・スタック
７０の最上部に対してブツシュされる。

表１のテスト分岐操作は、ビット２乃至８におけるＲＯ
Ｓアドレス・フィールドの一部として指定される６４の
テスト条件の１つの結果を用いる２通りの分岐である。

全てのテスト分岐は、その時の４−ジ内の分岐に限定さ
れる、即ちテストの結果として生成される次ＱＲＯＳア
ドレスは常に（テストの結果、即ち真か偽であるかに従
って）２つの場所の内の１つとなり、８つの場所は個々
に存在するがＲＯＳアドレス・レジスタ６８によるその
時のアドレス（６４の場所）内にある。即ち、テスト分
岐の結果に従って、名目の次のＲｏｓアドレス内のビッ
ト位置７．８．１０，１１および１２に対してそれぞれ
使用されるＲＯＳアドレス・フィールドのビット２．９
．１０，１１および１２からの６つの下位のビットと連
結された（ＲＯＳアドレス履歴レジスタ６６がらの）ソ
ノ時のＲＯＳアドレスから６つの上位ビットから取るこ
とにより決定された場所から次のマイクロ命令が取出さ
れることになり、テストの結果（それぞれ真または偽と
対応する１まだは０）が名目の次のＲＯＳアドレス内の
ビット位置９として使用されることになる。

その時のファームウェアのマイクロ命令ワードにおける
ビット０乃至１３に分割される如きテスト分岐の結果と
して生成された前述の如きビットからなるこの名目の次
のＲＯＳアドレスは、介入するハードウェア割込みが生
じないものとして次のＲＯＳアドレスとなる。ハードウ
ェアの割込みが生じるならば、このアドレスは戻りアド
レス・スタック７０の最上部に置かれ、生成されたハー
ドウェア割込みベクトル・アドレスはこれをＲＯＳアド
レス・レジスタ６８における次のＲＯＳアドレスの内容
として置換する。

マイクロ指令ＰＵＳＨはまたテスト分岐操作と共に使用
することができる。前述の如く、ハードウェア割込みは
、マイクロ指令ＰＵＳＨが用いられるならば（２進数１
に等しいＲＤＤＴビット３４をセットすることにより）
禁止されなければならない。もしマイクロ指令ＰＵＳＨ
がテスト分岐操作と関連して用いられるならば、（ＲＯ
Ｓアドレス履歴レジスタ６６からの）テスト分岐マイク
ロ命令のアドレスであるその時のＲｏｓアドレスが戻り
アドレス・スタック７ｏの最上部に置かれ、マイクロ指
令はテスト分岐ロジック５６の出力により決定される如
く名目の次のアドレスに対して分岐することになる。

主要分岐操作は、ビット５乃至８におけるＲＯＳアドレ
ス・フィールドの一部として指定される１５のテスト・
グループの結果を用いる１６通りの分岐となる。全ての
主な分岐はその時のバンク（１０２４の場所）内の分岐
に限定される。即ち、主な分岐テストの結果として生成
される名目の次のＲＯＳアドレスは（主な分岐マトリッ
クスの出力に従って）常に１６の場所の１つにあり、離
散状態であるがバンク（１０２４の場所）内にある１６
の場所はその時ＲＯＳアドレス履歴レジスタ６６により
アドレス指定される。名目の次のＲｏｓアドレスはこの
名目の次のＲＯＳアドレスがらビット０および１を取る
ことにより、これらを名目の次のＲＯＳアドレスにおけ
るビットｏおよび１として用いることにより、またＲＯ
Ｓアドレス・フィールドからビット８．４．９．１０．
１１および１２を取りこれらをそれぞれ名目の次のＲＯ
Ｓアドレスにおけるビット２．３．８．９．１０および
１１として用いることによって生成される。

更に、名目の次のＲＯＳアドレスにおけるビット４およ
び７は、主要分岐ロジック５７により４ビツト出力によ
り決定される。

前述の如くＲＯＳデータ・レジスタ６５に保有されるそ
の時のファームウェアマイクロ命令ワードのビットＯ乃
至１２に指定された主要分岐操作の結果として生成され
る名目の次のＲＯＳアドレスは、介入するハードウェア
割込み出力が生じないものと仮定する次のＲＯＳアドレ
スである。ハードウェア割込みが生じるならば、この新
たに生成された名目の次のＲＯＳアドレスは戻りアドレ
ス・スタック７０の最上部に置かれ、生成されたハード
ウェア割込みベクトル・アドレスはこれを７ンＡＲ６８
における次のＲＯＳアドレスとして置換する。

テスト分岐操作の場所におけるように、マイクロ指令Ｐ
　Ｕ　Ｓ　Ｈは主分岐操作と共に使用することができる
。再び前に示したように、・・−ドウエア割込みはビッ
トＲＤＤＴ３４を２進数１にセットすることにより禁止
されなければならない。もしマイクロ指令ＰＵＳＨが主
分岐操作と関連して使用されるならば、主分岐マイクロ
命令自体のＣＲＯＳアドレス履歴レジスタ６６からの）
アドレスであるその時のＲＯＳアドレスプラス１は戻り
アドレス・スタック７０の最上部に置かれることになり
、マイクロプログラムは主分岐ロジック５７の出力によ
り決定される如き名目の次のアドレスに対して分岐する
ことになる。

その時のマイクロ命令のＲＯＳアドレス・フィールド（
１３ビツトのフィールドのビットＯ乃至３）において指
定される如き定常操作（マイクロ指令ＩＮＣＫ）による
増分操作は、■だけ増分されるＲＯＳアドレス履歴レジ
スタ６６のその時の１直を次のマイクロサイクルに対し
てＲＯＳアドレス・レジスタに置かせる。この次のアド
レスの生成に加えて、残る９ビツトｃＲＤＤＴビツト４
乃至１２）は、その時のマイクロサイクルの間２０ビッ
ト巾の内側バス３８に対して８ビツトの定数プラス充填
数を生じるために使用される。

ＲＯＳアドレス履歴レジスタ６６に含まれるその時のＲ
ｑ　Ｓアドレスは増分機構６４により増分され、その結
果は、定数マイクロ指令による増分があるマイクロ命令
のＲＯＳアドレス・フィールドにおいて指定される時ア
ドレス・マルチプレクサ１６０およびアドレス・マルチ
プレクサ２６２を介してＲＯＳアドレス・レジスタ６３
に対して戻される。もしハードウェア割込みが生じるな
らば、この新たに生成された次のアドレスは戻りマルチ
プレクサ６１を介して戻りアドレス・スタック７０の最
上部に置かれ、ハードウェアが生成した割込みベクトル
・アドレスは次のＲＯＳアドレスで使用されるようにＲ
ＯＳアドレス・レジスタ６３に置かれることになる。副
指令ＰＵＳＨは増分操作と共に使用することができる。

全ての副指令ＰＵＳＨにおける如く、副指令ＰＵＳＨが
増分操作と関連して使用する時、−・−ドウエア割込み
はＲＤＤＴビット３４を２進数１にセットすることによ
り禁止されなければならない。もしマイクロ指令ＰＵＳ
Ｈが増分操作と関連して使用されるならば、矢のＲＯＳ
アドレスになることに加えて、１だけ増分されるその時
のＲＯＳアドレスが戻りアドレス・スタック７０の最上
部に置かれることになる。

マイクロ命令のＲＯＳアドレス・フィールドにおいて指
定される如き増分操作（ＩＮＣ）副指令は、定数が内側
バス３８に対して生成されないことを除いて、定数（マ
イクロ指令ＩＮＣＫ）Ｉｃよる増分のため前述のものと
同じ操作を開始する。

戻り操作（マイクロ指令ＰＯＰ）は、戻りアドレス・ス
タック７０の最上部の内容を次のマイクロサイクルに対
するＲＯＳアドレスとして使用されるようにアドレス・
マルチプレクサ１６０とアドレス・マルチプレクサ２６
２を介してＲＯＳアドレス・レジスタ６３にロードさせ
る。更に、００１（１６進数）のＲＯＳアドレスは、戻
りアドレス・スタック７０が１つの場所だけポツプ操作
される毎に、レジスタ７４に対するスタックの底部にロ
ードされる。１０ＲＯＳアドレスによる戻りアドレス・
スタック７０の底部のこのローディングは、スタックの
過剰ポツプ操作の場合を検出するため用いられる。この
スタックの過剰ポンプ操作は、ＲＯ８場所１にいて開始
するマイクロフロクラムのエラー・シーケンスに対して
マイクロプロセッサがベクトル化される結果となる。戻
り操作（マイクロ指令ＰＯＰ）はＲＯＳアドレス・フィ
ールドのビット０乃至４により完全に指定されるため、
ＲＯＳアドレス・フィールドのビット５乃至１２は戻り
操作の一部として未使用である。

戻り操作がＲＯＳアドレス・フィールドのビット０乃至
４において指定される時、介入する・・−ドウエア割込
みが生じないものとして、ＲＯＳアドレス・レジスタ６
３が戻りアドレス・スタックの最上部の内容を受取る。

・・−ドウエアの割込みが生じる場合には、戻り（即ち
ポツプ）操作は有効にバイパスもしくは打消されること
になる。戻り操作の間・・−ドウエア割込みが生しる時
のスタックのポツプ操作のこの取消しは、戻りアドレス
・スタック７０の最上部からの戻りアドレスのポツプ操
作、および即時に同じマイクロサイクル以内におけるこ
の操作の戻りアドレス・スタック７０の最上部に対する
ブツシュ・バック操作の論理的な相当操作である。これ
は、使用される戻りアドレス・スタックがマイクロプロ
グラムのサブルーチン呼出しおよびノ・−ドウエアの割
込みの両操作のだめの戻りアドレスを含むことを許容す
る戻り操作の間にハードウェア割込みが生じる時、戻り
アドレス・スタック７０のポツプ操作のこの取消しまた
はバイパスである。

ハードウェア割込みルーチンのだめの戻りアドレスの格
納と関連するスタックに対するブツシュ操作に、マイク
ロプログラム・サブルーチンから戻る時またはハードウ
ェア割込みサービス・ルーチンの完了と同時にスタック
において実施されるポツプ操作を取消させることにより
、戻りアドレス・スタック７０は反対方向に同時に移動
すること、あるいは１つのマイクロサイクルの間最初に
ポツプ・アップ操作を次いでプッシュ・ダウンすること
が可能である必要はない。反対方向におけるこの同時の
運動が阻止される方法（即ち、ブツシュ操作がポツプ操
作を取消す方法）については、以下において第５図に関
して更に詳細に説明することにする。以下の第４図の論
議において判るように、ハードウェア割込みの発生と関
連するポツプ操作の発生による戻り操作と関連するスタ
ックのポンプ操作のこのような取消しは、ハードウェア
の割込みルーチンがそのマイクロプログラムされた割込
みサービス・ルーチンにおける最後のステップとして戻
り操作を実施することになるため、マイクロプログラム
内の制御のフローに悪影響を及はすことはない。

特別の制御フィールド（ＲＤＤＴ８５乃至４７）におい
て符号化されるマイクロ指令ＰＵＳＨは、望ましい実施
態様におけるマイクロプロセッサ８０内の結果が指定さ
れないため、ＲＯＳアドレス・フィールド（ＲＤＤＴバ
ス０乃至１２）内で符号化される戻り操作と共に同じマ
イクロ命令において使用されてはならｆｆ（１）。

前述の如く、ノ・−ドウエア割込みは固定されたＲＯＳ
アドレスに対して分岐を強制する。このＲＯＳアドレス
は、レジスタ５８からの入カドして種々のエラー信号お
よび割込み要求を有する優先順位の回路網（プリネット
５９）により決定される。・・−ドウエア割込みは、次
のファームウェアが生じるＲＯＳアドレスを戻りアドレ
ス・スタック７０の最上部にブツシュさせる。次のＲＯ
ｓアドレスが踊りマイクロ指令を介して戻りアドレス・
スタックから生じたものであれば、戻りアドレス・スタ
ック７０のポツプ操作が禁止される。

スタックを二重にブツシュする要求を阻止するためマイ
クロ操作１）　Ｕ　ＳＨが行なわれる時は常にノ１−ド
ウエア割込みは禁止されなければならず、最初のブツシ
ュ操作はマイクロ指令ＰＵＳＨ自体と関連し、第２のブ
ツシュ操作はノ・−ドウエア割込みのだめの戻りアドレ
スの節減と関連させられる。

ハードウェア割込み禁止フィールド（ＲＤＤＴビット３
４）が２進数１である時、ハードウェア割込みは禁止さ
れ、非エラー条件のハードウェア割込み（メモリー再生
およびデータ要求と関連する如き）が禁止される（その
時のマイクロ命令の実行および次のマイクロ命令の実行
間に介入しないように阻止される）。プリネット５９に
対するハードウェア・エラー条件入力（システム・クリ
ア、存在しない資源へのアクセスの試み、アクセスの妨
害、またはメモリー・パリティ・エラーの如き）はＲＤ
ＤＴビット３４の制御下にはす＜、与えられた２つのマ
イクロサイクル間に介入することができる。これらのエ
ラー条件と関連する・・−ドウエア割込みは禁止できな
いこと、転送マイクロ指令ＰＵＳＨを含むマイクロ命令
の間に生じ得ることは、これらの禁止できないエラー条
件と関連するハードウェア割込みサービス・ルーチンが
終りに戻り操作を行なわないため、また従って戻りアド
レス・スタック７０の内容が有効であるかどうかには依
存しないため、問題を生じることはない。

ＲＤＤＴピント３４が２進数０である時、全てのハード
ウェア割込みが許容される。

第４図は、１００により示される如きマイクロプログラ
ムにおける王ルーチンを形成するファームウェアのマイ
クロ命令シーケンスである。主ルーチン１００はそれ自
体主なマイクロプログラム・ルーチンまたはマイクロサ
ブプロラム・ルーチンであり、ある機能を実施するよう
構成されたマイクロ命令の共通のシーケンスである。マ
イクロ命令のどの共通シーケンスに対する分岐、でも実
施することができることが望ましい。事例の目的のため
には、最初のレベルのサブルーチンに対して１０２で示
されるものと第２のレベルのサブルーチンに対して１０
４で示されるものの２つのマイクロサブルーチンが示さ
れている。これらのサブルーチンへの分岐操作はルーチ
ン捷たはサブルーチンにおけるどの場所でも生じること
ができる。

更に、マイクロルーチン１００およびその関連するマイ
クロサブルーチンのどれかの実行中に生じるどんな・・
−ドウエア割込みでも処理するため・・−ドウニア割込
みサービス・ルーチンを実施することができることが望
ましい。事例の目的のためには、第１のハードウェア割
込みサービス・ルーチンに対しては１０６で、また第２
のハードウェア割込みサービス・ルーチンに対しては１
０８で示される２つのハードウェア割込みサービス・ル
ーチンが示される。第４図においては、マイクロプログ
ラムにおける矩形状のブロックがマイクロ命令を示して
いる。マイクロ命令の内容は、ＥＯＳデータ・レジスタ
６５に保有される如きＲＯ８２４の出力により表示され
る。

第４図においては、第１のレベルのサブルーチンに対す
る飛越しを決定するマイクロ命令がマイクロ命令Ｐにお
いて見出される。このマイクロ命令は、マイクロ命令Ｑ
に対する条件付きまたは無粂件分岐を有するＲＯＳアド
レス・フィールド、およびハードウェア割込みを禁止す
るためセットされるハードウェア割込みビットと共にマ
イクロ指令ＰＵＳＨを表示する特別な制御フィールドと
からなる。マイクロ命令ＱＶＣ分岐し、戻りアドレスを
ブツシュし、ハードウェア割込みを禁止する（７７） このファームウェアのマイクロ命令は、矩形状ブロック
Ｐに示されている。このマイクロ命令がマイクロプログ
ラムの追従の間に読出される時、以降の諸操作が生じる
。マイクロ命令のＲＯＳアドレス・フィールドは、分岐
操作が実施されることを表示する。この特別な制御フィ
ールドは、ＲＯＳアドレス履歴レジスタ６６におけるそ
の時のＲＯＳアドレスが増分機構６４により増分されて
、戻しマルチプレクサ６１を介して戻りアドレス・スタ
ック７０の最上部にブツシュされるこ吉を表示する。こ
れはＲＯＳアドレス履歴レジスタ６６の内容を取る増分
機構６４により達成されるが、このレジスタはこの時点
において命令ＰのＲＯＳアドレスを保有し、これを１だ
け増分して、その結果増分機構６４の出力は命令（Ｐ＋
１）と関連するアドレスとなり、これを戻りマルチプレ
クサ６１を介してレジスタ７１である戻りアドレス・ス
タック７０の最上部のレジスタに格納する。このように
、この時点においては、レジスタ７１はアドレス（Ｐ＋
１）を保有するこ吉になる。ＲＯ８ｌｒ７Ｑ） ２４のアドレスＰに常駐するこのマイクロ命令はまた、
場所Ｐにおけるマイクロ命令の実行と場所Ｑにおけるマ
イクロ命令である第１のレベルのサブルーチンの最初の
命令との可能におけるハードウェア割込みの発生を禁止
するようセットされたハードウェア割込みビットを有す
る。

場所Ｑに８いて示される如き分岐の発生に続いて、マイ
クロ命令の通常のシーケンス動作が生じる。もし第１の
レベルのサブルーアン１０２が矩形状のブロックＲに示
される如き別のサブルーチンを要求するならば、あるマ
イクロザブルーチンへの別の分岐が実行される。このよ
うに、命令Ｐにおいて生じるものと同じステップは、第
１のレベルのサブルーチン１０２が第２のレベルのサブ
ルーチン１０４に対して分岐する時命令Ｒ【ついても妥
当する。このため、命令Ｒにおいては、条件付きまたは
無条件分岐がＲＯ８２４のアドレスＳにおいて開始する
第２のレベルサブルーチン１０４に対して実施される。

命令Ｒが実行される時、ＲＯＳアドレス履歴レジスタ６
６におけるその時のＲＯＳアドレスが増分機構６４によ
り１だけ増分され、また戻りアドレス・スタック７ｏに
対して転送されて最上部のレジスタ７１において保持さ
れ、レジスタ７１の前の内容はレジスタ７２にブツシュ
・ダウンされる。このように、マイクロプログラムの実
行におけるこの時点においては、レジスタ７１はアドレ
ス（Ｓ＋１）を含み、レジスタ７２はアドレス（Ｐ＋１
）を含んでいる。

アドレス（Ｓ＋１）は第２のレベルのサブルーチンがそ
の完了と同時に戻るべき第１のレベルのサフ／ｌ／−チ
ン内の命令であり、まだアドレスＣＰ＋１）は第１のレ
ベルのサブルーチンがその完了と同時に戻るべき主ルー
チン内のアドレスである。

場所Ｒにおけるマイクロ命令のＲＯＳアドレス・フィー
ルドは、マイクロプログラムを矩形ブロック（マイクロ
命令）ＳＫ対して分岐させることになる値を有する。

第４図に示されるように、第１のハードウェア割込みは
矩形ブロックＲと関連するマイクロ命令の実行中中断状
態となる。この最初の割込みは、２進数１と等しくなる
ようにハードウェア割込み禁止ビットＣＲＤＤＴビット
３４）のセットにより禁止することができる形式のもの
であり、従ってハードウェア割込みはマイクロ命令Ｒに
続くファームウェアの通常のフローを転向させることは
許されない。従って、マイクロ命令Ｒの実行の完了と同
時に、場所Ｓへの分岐は完了し、矩形ブロックＳと関連
するマイクロ命令が実行されることになる。もし最初の
割込みがエラー割込み形式のものであったならば、ハー
ドウェア割込みはマイクロ命令Ｒの完了と同時に生じる
ことになり、マイクロプログラムの実行のフローはハー
ドウェアのエラー割込みと関連する場所に対してベクト
ル化されることＶＣなる。

マイクロ命令Ｓの実行中、ＲＯ８２４から取出されるべ
き次のマイクロ命令におけるＲＯＳアドレスが第４図の
説明から判るように計算される。

ファームウェアの実行を場所Ｖにおいて開始する第１の
サービス・ルーチンに対してベクトル化するハードウェ
ア割込みの発生が存在しなければ、通常の次のアドレス
は（Ｓ＋１）となる。このアドレスは、ｌｌ０Ｓデータ
・レジスタ６５におけるＲＯＳアドレス・フィールド内
のビットがテスト分岐ロジック５６または主分岐ロジッ
ク５７からのビットの付加を行なう力）どうかに拘らず
アドレス・マルチプレクサ１　６０を介して多重化され
ることになる飛越しもしくは分岐操作のいずれかを表示
することができるＲＯＳデータ・レジスタ６５に含まれ
る如きマイクロ命令ＳのＲＯＳアドレス・フィールドを
使用することによって決定されることＫｆ、ｆる。ある
いはまた、もし増分操作がマイクロ命令ＳのＲＯＳアド
レス・フィールド内に表示されるならば、ＲＯＳアドレ
ス履歴レジスタ６６の内容は増分機構６４により１だけ
増分されることになり、また１２ピツト出力はマルチプ
レクサ１６０を介して多重化されることになる。

いずれの場合においても、アドレス・マルチプレクサ１
６０の出力はアドレス（、Ｓ’＋１）となる。

マイクロ命令Ｓは割込みを禁止せずハードウェア割込み
は中断されるだめ、アドレス・マルチプレクサ１６０の
出力は戻しマルチプレクサ６１を介して多事化されてレ
ジスタ７１に対する戻りアドレス・スタック７０の最上
部に対してブツシュされ、アドレス（Ｐ＋１）はレジス
タ７２からレジスタ７３に対してブツシュされ、アドレ
ス（Ｐ＋１）はレジスタ７１からレジスタ７２に対して
ブツシュされるこ吉になる。同時に、アドレス・マルチ
プレクサ２６２は、第１のハードウェア割込みと関連す
るアドレスがｆ？、Ｏｓアドレス・レジスタ６３に入力
され、ＲＯＳＯｓアドレスジスタ６３が矩形ブロックＶ
と関連するアドレスを保有し、マイクロ命令がＲＯ８２
４から取出されるようにプリネット５９の出力を介して
多重化されることになる。マイクロ命令Ｓの実行の完了
と同時に、マイクロ命令ＶがＲＯ８２４から取出されて
ＲＯＳデータ・レジスタ６５における復号および実行の
ため使用することができることになる。

マイクロ命令Ｖ乃至Ｘを含む第１のハードウェア割込み
サービス・ルーチン１０６の実行について記述する前に
、もしマイクロ命令Ｒの実行中ハードウェア割込み禁止
マイクロ指令を含ｉ　１１ければ、マイクロプログラム
の適正な実行シーケンスを保存するため戻りアドレス・
スタック７０の二重ブツシュ噸作が必要とされる状態が
生じることになる。即ち、増分機構６４により出力され
る如き戻りマルチプレクサ６１　Ｖ（対する両方のアド
レス（Ｐ＋１）は、戻りマルチプレクサ６１を介してア
ドレス・マルチプレクサ１６０により出力される如きア
ドレスＳが続く戻りアドレス・スタック７０に対してブ
ツシュされなければならないことになる。二車ブツシュ
操作は１つのマイクロサイクルの実行中可能でないため
、ハードウェア割込みの禁止が必要となる。

もしマイクロ命令Ｒの実行中中断状態となる第１の割込
みがマイクロ命令Ｒが実行された後ハードウェア禁止ビ
ット３４のセットにより禁止可能でないハードウェアの
エラー割込みであった場合、マイクロプロセッサはマイ
クロ命令Ｖに分岐することになり、第１のハードウェア
割込みサービス・ルーチンがマイクロ命令Ｓの介入する
実行を開始することになる。しかしこの場合、第１のハ
ードウェア・サービス１０６は、ハードウェア・エラー
割込みと関連するサービス・ルーチンがポツプ操作と共
に終了しないという点で第４図に示されたものとは異な
ることになる。その代り、これらはあるシステムの再初
期化機能を行なった後に予め定めた点に分岐することに
より終了する。これらのハードウェア・エラー割込みは
、ポツプ操作が割込みが行なわれたマイクロプログラム
の実行を再開する意図を表示する故に、ポツプ操作は行
なわない。禁止可能でないこれらのハードウェア・エラ
ーは、それからの回復を行なうことができる形式のもの
ではなく、従って割込み点への制御の戻しは行なわれな
い。

次にマイクロ命令Ｖ乃至Ｘを含む第１のハードウェア・
サービス・ルーチン１０６に戻って、命令ＶおよびＷｌ
およびその間の全ての命令がその内部のハードウェア割
込み禁止マイクロコード（即ち、ビット３４は２進数１
にセットされる）を有することが判るであろう。あるハ
ードウェア割込みサービス・ルーチンの最後の（ｐｏｐ
）マイクロ命令を除く全てのマイクロ命令の間・・−ド
ウエア割込みの発生を禁止することにより、マイクロプ
ログラムは、第２の即ち後続のハードウェア割込みの発
生が第１のハードウェア割込みの処理に対する割込みは
行なわないことを保証する。

このことは、１つのマイクロ命令により開始される時間
に依存するどのシーケンスも開始および終了マイクロ命
令間の時間を延長する一切の介入・・−ドウエア割込み
を行なうことなく後続のマイクロ命令により完了するこ
とができることを保証する。これは壕だ、望ましい実施
態様において、戻りアドレス・スタックが僅かに４つの
階層しかないため、スタックの３つのレベルはマイクロ
プログラムのサブルーチンの呼出しのため使用できまた
第４のレベルはハードウェア割込みが１つの階層噴上に
ネストされなければならない可能性のないハードウェア
割込みのため留保することができるという利点を有する
。第２図におけるロジックが実際にハードウェア割込み
のネスティングを許容することが判り、またもしスタッ
クがその階層を超えることなく全てのハードウェア割込
みが生じることを許容するに充分な階層プラス許容きれ
るマイクロプログラム・サブルーチン呼出しの最大ネス
ティング深さであるならば、ハードウェア割込みサービ
ス・ルーチンの間のこのような割込みの禁止は必要です
くするう（ある・・−ドウエア割込みがそれ自体割込ま
れＩＳいという前提に基づいて）ことが判るであろう。

第１のハードウェア割込みサービス・ルーチン１０６の
実行中、マイクロ命令Ｖ乃至Ｗは割込みを行なうことな
く順次実行される。マイクロ命令Ｘは、マイクロ命令Ｗ
に存在する禁止マイクロ指令の故に割込みなしにマイク
ロ命令Ｗの実行に続く。マイクロ命令Ｖ乃至Ｗは生じた
特定の・・−ドウエア割込みのサービスと関連する諸操
作を実施するＩＮＨＣ禁止）マイクロ指令にカロえて他
のマイクロ指令を包むことが理解されよう。同様に、マ
イクロ命令Ｘはポンプマイクロ指令以外に他のマイクロ
指令を宮むことができる。

マイクロ命令Ｘの実行中、ＲＯＳデータ・レジスタ６５
は、ＲＯＳアドレス・フィールドにおいて符号化された
戻りＣＰＯＰ）操作をその内部に有するマイクロ命令Ｘ
を保有する。この戻り操作は、ＰＯＰマイクロ指令の実
施に先立って前述の如りアドレス・レジスタ７１に（Ｓ
＋１）、レジスタ７２に（Ｐ＋１）、レジスタ７３に（
７）＋１）を、またレジスタ７４にアドレス００１　（
１６進数）を保有する戻りアドレス・スタック７０（７
）ポツプ操作を生じる。マイクロ命令ＸにおけるＰＯＰ
マイクロ指令は戻りアドレス・スタック７０をして１つ
の場所だけポツプ操作させる。マイクロ命令ｘｏｐｏｐ
マイクロ指令は、レジスタ７１からアドレス（、Ｓ’＋
１）ｉして戻りアドレス・スタック７０７１）らポツプ
操作させ、またレジスタ７２の内容についてはレジスタ
７１にロードさせ、レジスタ７３の内容についてはレジ
スタ７２にロードさせ、レジスタ７４の内容はレジスタ
７３にロートサせ、値００１　（１６進数）をレジスタ
７４にロードさせる。アドレス（Ｓ＋１）はアドレス・
マルチプレクサ１６０およびアドレス・マルチプレクサ
２６２を介してＲＯＳアドレス・レジスタ６３にロード
され、ここでこのアドレスは後でＲＯＳデータ・レジス
タ６５にロードされるＲＯ′Ｓ２４力１らマイクロ命令
（、Ｓ”＋１）を取出すため使用される。このように、
マイクロ命令Ｘの実行に続いて、第２のレベルのサブル
ーチン１０４の実行がマイクロ命令（、Ｓ’＋１）の実
行と同時に再開する。

第２のレベルのサブルーチン１０４の実行は、マイクロ
命令Ｔに至るまでは、命令毎にマイクロ命令（Ｓ＋１）
から続行する。マイクロ命令Ｘの実行後およびマイクロ
命令Ｔの実行前に、戻りアドレス・スタック７０はレジ
スタ７１にアドレス１＋１）を、レジスタ７２にアドレ
ス（Ｐ＋１）を、またレジスタ７３およびレジスタ７４
にアドレスｏｏ１（１６進数）を保有する。

第４図は、第２の割込みが生じない場合に戻りアドレス
・スタック７０の最上部からアドレス（１４！＋１）を
ポンプ操作することによりマイクロプログラムの実行を
マイクロ命令（７ｔ’＋１）に対して戻すことになる副
指令ＰＯＰを保有するマイクロ命令Ｔ（ｆ）実行中、第
２の・・−ドウエア割込みは中断状暢となることを示し
ている。しのＳし、前述の如く、ハードウェア割込み指
令と同時にマイクロ指令ＰＯＰが生じると、戻りアドレ
ス・スタック７０のポツプ操作はノ・−ドウエア割込み
に対する応答と関連した暗黙のブツシュ操作により取消
される。従って、戻りアドレス・スタック７０はマイク
ロ命令Ｔの実行中ポツプ操作およびブツシュ操作のいず
れも行なわれず、スタックは、レジスタ７１がアドレス
（Ｐ＋１）を、レジスタ７２がアドレス（Ｐ＋１）を、
またレジスタ７３およびレジスタ７４がアドレス００１
　（１６進数）を保有するように変更されない状態を維
持する。

マイクロ命令Ｔの実行中、プリネット５９はアドレスＹ
がアドレス・マルチプレクサ２６２を介してＲＯＳアド
レス・レジスタ６３にロードされるように第２のノ・−
ドウエア割込みサービス・ルーチンに対してベクトル化
アドレスを生成する。

マイクロ指令の実行は、命令Ｙおよび命令Ｚからなる第
２のハードウェア割込みサービス・ルーチン１０８にお
ける第１の命令であるマイクロ命令Ｙの実行と共に継続
する。円び前述の如く、ハードウェア割込みサービス・
ルーチン内の各命令は最後のマイクロ命令を除いてハー
ドウェア割込みを禁止しなければならない。捷だ、前述
の如く、命令Ｙは禁止マイクロ指令に加えて他のマイク
ロ指令を保有し、またマイクロ命令Ｚは同様にマイクロ
指令ＰＯＰの以外に他のマイクロ指令を保有することが
できる。

マイクロ命令Ｚの実行中、ＲＯＳデータ・レジスタ６５
はＲＯＳアドレス・フィールドに戻り操作を保有するこ
とになる。この戻しく　７）　ＯＰ　）マイクロ指令は
、戻りアドレス・スタック７０をして１つの場合だけポ
ツプ操作させ、これによりレジスタ７１のアドレス（Ｐ
＋１）ｆアドレス・マルチプレクサ１６０およびアドレ
ス・マルチプレクサ２６２を介して戻りマルチプレクサ
６１にロードさせる。更に、レジスタ７２の内容はレジ
スタ７１の内容を置換し、レジスタ７３の内容ハレジス
タ７３の内容を置換し、レジスタ７４の内容はレジスタ
７３の内容を置換し、またアドレス００１がレジスタ７
４にロードされる。このように、マイクロ命令Ｚの終り
に、戻りアドレス・スタック７０はレジスタ７１におい
てアドレス（Ｐ＋１）を、またレジスタ７２．７３．７
４においてアドレス００１（１６進数）を保有すること
になる。

マイクロ・命令Ｚにおけるマイクロ指令ＰＯＰによる戻
リアドレス・スタック７０のポツプ操作は、マイクロ指
令の実行を第１のレベルのサブルーチン１０２における
マイクロ命令（Ｐ＋１）の実行と共に続行させることに
なる。第１のレベルのサフ／Ｉ／−チン１０２は、第１
のレベルサブルーチンに分岐したマイクロ命令の後にマ
イクロプログラムの実行をマイクロ命令に戻すマイクロ
指令ＰＯＰを保有するマイクロ命令Ｕに至るまではその
マイクロ命令の実行を継続する。マイクロ命令Ｕのマイ
クロ指令ＰＯＰが戻りアドレス・スタック７０を１つの
場合だけポツプ操作してアドレスＣＰ＋１゛）ヲアドレ
ス・マルチプレクサ１６０およびアドレス・マルチプレ
クサ２６２を介してＲＯＳアドレス・レジスタ６３にロ
ードさせる。この状態は、ＲＯ３２４における場合１’
＋１）にあるマイクロ命令をＲＯＳデータ・レジスタ６
５に対してロードさせてこれを実行させる。このように
、マイクロプログラムの実行は、マイクロ命令（Ｐ＋１
）のＲＯＳアドレス・フィールドによりアドレス指定さ
れる次のマイクロ命令が後続する主ルーチン１００にお
けるマイクロ命令（Ｐ＋１）と共に継続することになる
。

第４図に示された事例の以上の論述７１）ら判るように
、あるサブルーチンに対する分岐と関連した各々の明白
にマイクロコード化されたマイクロ指令ＰＵＳＨは、ハ
ードウェア割込みに対する応答と関連する各々の暗黙に
行なわれたブツシュ操作に２ける如く戻りアドレス・ス
タック７０をして１つの場所だけブツシュ・ダウンさせ
る。上記の事例から、戻りアドレス・スタックが３つの
階層の１つのレベルまでブツシュされたに過ぎず、最初
のブツシュは命令Ｐが第１のレベルのサブルーチンに対
して分岐した時生じ、２番目のブツシュは命令Ｒが第２
のレベルのサブルーチンに分岐した時生じ、３番目のブ
ツシュは第１のハードウェア割込みサービス・ルーチン
に対するベクトル化の準備中の命令Ｓの間に生じること
が判る。

第４図の事例においては、戻りアドレス・スタック７０
のポツプ操作は３回生じ、その最初は第１のハードウェ
ア割込みサービス・ルーチンの完了時にマイクロ命令Ｘ
の間に生じ、２番目はマイクロ命令Ｚの実行中鎖２のハ
ードウェア割込みサービス・ルーチンの終りに生じ、３
番目は最初第１のレベルのサブルーチンが王ルーチンに
戻る時マイクロ命令Ｕの実行中に生じる。通常、マイク
ロ命令による第２のレベルのサブルーチンの終りに行な
われるポツプ操作は、第２のハードウェア割込みサービ
ス・ルーチンに対するベクトル化およびマイクロ命令Ｙ
と共に実行の開始と関連する明白なポツプ操作により取
消されたものである。

次に第５図に示された詳細ハ回路においては、前に用い
たものと同じ照合番号が・・−ドウエア機構の動作のた
め必要な詳細な回路に加えて示されている。第５図にお
いては、種々の要素の入出力のあるものに付された小す
ナ丸はそれぞれ反転入出力を表わしている。

第５図においては、戻りアドレス・スタック７０は、Ｔ
ｅｘａｓ　Ｊｎｓｔｒｖ、ｍｅｎｔｓ社により製造され
参考のため本文に引用する同社の［ＴｈｅＴＴＬＤａｔ
ａ　Ｂｏｏｋ　ｆｏｒ　Ｄｅｓｉｇｎ　Ｅｎｇｉｎｅｅ
ｒｓＪ第２版（１９７６年）に記載されたタイプＳＮ’
／　４ＬＳ１９４なる１２の４ピツト両方向汎用シフト
・し／スタからなる如くに示されている。第５図におい
てハ、戻リアドレス・スタック７０における４つの１２
ビツト・アドレスの最上位ビットを保持する唯一のシフ
ト・レジスタ７０Ａと、４つの１２ビツト・アドレスの
最下位の次のビットを保持するシフト・レジスタＴＯＫ
と、戻りアドレス・スタック７０に記憶された４つの１
２ビツト・アドレスの最下位ビットを保持するシフト・
レジスタ？ＯＬとが実際に示され、レジスタ７０Ｂ乃至
７０Ｊは蘭累化のため示さない。レジスタ７１乃至７４
の同じ１ピツトがシフト・レジスタ７０Ａ乃至ＴＯＬに
それぞれ格納されているため、第５図には戻りアドレス
のレジスタ７１乃至７４が示きれる。１２の４ビツトの
シフト・レジスタがブツシュ・ダウン・スタックとして
使用される方法については以下に更に詳細に記述する。

第５図は、マイクロプロセッサ３０を構成する種々の装
置によって実行されるべきマイクロ命令を格納する読出
し専用記憶装置２４を示している。

１つの操作サイクルにおいては、読出し専用記憶装置２
４がＲＯＳアドレス・レジスタ６３の内容によりアドレ
ス指定される。このため、このアドレスにより指定され
る場所の内容はＲＯＳデータ・レジスタ６５に対して読
込まれる。

第５図においては、ＲＯＳデータ・レジスタ６５が第５
図に関して記述されるべき問題となる３つの異なる場合
を示す３つの個々のマイクロ命令を宮む如くに示されて
いる。実際の操作においては、これらのマイクロ命令の
１つのみがＲＯＳデータ・レジスタ６５内である瞬間に
存在することになる。最上位のマイクロ命令がマイクロ
命令への飛越しを実施しかつまたマイクロ指令ＰＵＳＨ
を保有する。このマイクロ命令は、第２のレベルのザブ
ルーチン１０４への分岐を行なう第４図のマイクロ命令
Ｒを示す。中間のマイクロ命令は、マイクロ命令内の−
・−ドウエア割込み（ＨＩ）ビットの２進数１へのセッ
トにより禁止されるノ・−ドウエア割込みをいずれも持
たないマイクロ命令である。最下位のマイクロ命令は、
ＲυＳアドレス・フィールド内のマイクロ指令ＰＯＰを
保有し、かつマイクロ命令Ｕ、ＴＸＸまたはＺの如き第
４図の命令ＰＯＰのどれかであり得るマイクロ命令であ
る。このマイクロ命令ＰＯＰは、サブルーチンからの戻
りまたは・・−ドウエア割込みサービス・ルーチンを行
ＩＳうため使用される。

アクセスされるべき次のアドレスを含むマイクロ命令ワ
ードおよびマイクロプロセッサ３０を制御する次の指令
のフィールドは、第１図および第２図に示された機能素
子により転送され復号される。谷機能素子は、システム
のタイミング操作の制御下でマイクロ命令ワードにより
指定される所要の副指令を復号するだめの論理回路を含
んでいる。

第１のレベルのサブルーチン１０２がマイクロ指令ＰＵ
ＳＨおよび禁止ＣＩＮＨ）と共にマイクロ命令Ｓへの分
岐を実施することにより第２のレベルのサブルーチン１
０４を呼出す時、後続のシーケンスが行なわれる。分岐
マイクロ命令は、読出し専用記憶装置２４力１ら読出さ
れてＲＯＳデータ・レジスタ６５にロードされ、分岐は
読出しに続くサイクルにおいて生じ、またビット位置零
において２進数１を有するＲＯＳアドレス・フィールド
から生じる。分岐マイクロ命令ワードはまた、マイクロ
指令ＰＵＳＨおよび戻りアドレスを戻りアドレス・スタ
ック７０に格納してそれぞれ・・−ドウエア割込みを禁
止する・・−ドウエア割込み禁止、のマイクロ指令とを
有する。

更に、マイクロ指令ＪＵＭＰは、ＲＯＳアドレス・フィ
ールドのビット位置０から２進数１を受取りその出力に
おいて２進数０を生じるインバータ８７によって復号さ
れ、その結果ドライバ６０Ａの出力可能（Ｆ）入力側と
接続される信号ＪＵＭＰ−はその出力に対するドライバ
６０Ａを可能状態にし、これによりアドレス・マルチプ
レクサ１６０の出力をマイクロ命令Ｓのアドレスを保有
するＲＯＳアドレス・フィールドのビット１乃至１２に
させる。ドライバ６０Ａは、アドレス・マルチプレクサ
１６０を含む唯１つのバス・ドライバが如何なる時もそ
の出力を使用可能状態とするように３状態の出力を有す
るタイプのバス・ドライバである。アドレス・マルチプ
レクサ１６０は、第５図に示きれるドライバ６０Ａおよ
び６０Ｂ以上のものからなり、第５図に示されたもの以
外の他の入力を有するが、第５図には本発明に関して有
意義なものしか示さｆｌｌ、）。

アドレス・マルチプレクサ２６２のＡ入力側に現われる
アドレス・マルチプレクサ１６０の出力は、アドレス・
マルチプレクサ２６２の出力がＲＯＳアドレス・フィー
ルドのビット１乃至１２に現われるマイクロ命令Ｓのア
ドレスとなるように２進数ｌの状態にある選択入力（Ｓ
ＥＬ）によつ°Ｃ選択されることになる。アドレス・マ
ルチプレクサ２６２のこの出力は、命令Ｓが読出し専用
記憶装置２４にアドレス指定されるようにＲＯＳアドレ
ス・レジスタ６３にロードされることになる。

アドレス・マルチプレクサ２６２および戻りマルチプレ
クサ６１の選択（ＳＥＬ）入力に現われる選択入力信号
ＬＤＲ８ＡＲ＋は、マルチプレクサ６２旧よび６１の入
力Ａ＄３よびＢの間を選択するため使用される。ハード
ウェア割込みプリネット・エンコーダ５４の活動状態の
出力ＣＰ）に現われる信号Ｌ　ｉ）　ＲＳ　Ａ　Ｒ＋は
、もしエンコーダ５４の出力Ｑｌ乃至Ｑ８の１つが２進
数０の状態にあるならば、２進数Ｏの状態にあることに
なる。もし入力ＩＯ乃至１１０の１つが２進数Ｏの状態
にあり、まだもしエンコーダ５４の使用可能入力（Ｅｌ
　）に対して与えられる入力可能信号ＤＩＳＨＩＰ＋が
２進数０の状態にあるならば、エンコーダ５４の出力Ｑ
ｌ乃至Ｑ８の１つは２進数Ｏの状態にあることになる。

望ましい実施態様においては、ハードウェア割込みプリ
ネット・エンコーダ５４は、ＴｅｘａｓＩｎｓ　ｔｒｕ
ｒｎｅｎｔ　ｓ　社により製造され同社の「ＴｈｅＴＴ
Ｌ　　Ｄａｔａ　Ｂｏｏｋ　ｆｏｒ　Ｄｅｓｉｇｎ　Ｅ
ｎｇｉｎｅｅｒｓ　Ｊ第２版に記載された２つのカスケ
ード接続されたタイプ５Ｈ７４１４８からなるものであ
る。エンコーダ５４のＩＯ大入力、ハードウェアのクリ
ア条件においては２進数Ｏとなる信号である信号ＣＬＥ
ＡＲＸ−を受取るように接続されている。他の入力信号
１１乃至１１０は、ハードウェア割込み要求またはハー
ドウェア・エラー条件を表示する種々の信号に接続され
る。これら入力信号１１乃至１１０の１？が２進数０の
条件にある時は常に、エンコーダ５４が２進符号化され
た出力Ｑｌ乃至Ｑ８上に、サービスを要求する最も高い
優先順位のハードウェア割込みもしくはハードウェア・
エラーと対応する信号を生じることになる。

ＲＯＳデータ・レジスタ６５に示きれる第１のマイクロ
命令はハードウェア割込み禁止フィールドにおいて２進
数１を保有するため、信号ＲＤＤＴ３４＋が２進数１と
なってＡＮＤゲート８４を部分的に可能状態にする。信
号ＣＬＥＡＲＡ−は、クリア条件では１ｊいためこれも
また２進数１となる。

ハードウェア・エラー条件が存在しないため、ＡＮＤゲ
ート８４の第３の入力、信号５ＴＯＰＩＴ＋もまた２進
数１となり、従ってＡＮＤゲート８４の出力である信号
ＤＩＳＨＩＰ＋は２進数１となってエンコーダ５４の出
力を使用不能状態にすることにより信号ＬＤＲ８ＡＲ＋
’ｉ２進数１にする。

第１のマイクロ命令のマイクロ指令ＰＵＳＨは、ＨＡＮ
Ｄゲート８３およびインバータ８５と共にＮＯＲゲート
８０．８１．８２によって復号される。副指令Ｐ　Ｕ　
Ｓ　ｉｆは、２進数０００のＡサブフィールドと、２進
数ｘ　ｏ’　ｘ　ｏのＢサブフィールド（但し、Ｘピン
トは［ｃｒｒｎ’ｔ　ｃａｒｅ　Ｊ条件）と、２進数１
００のＣサブフィールドを有することによりマイクロ命
令ワードの特殊な制御フィールドに指定される。Ａサブ
フィールドはＮＯＲゲート８２に対してビット３５乃至
３７を入力することにより復号され１、その出力は副指
令ＰＵＳＨが指定されるならば２進数１となる。Ｂサブ
フィールドはＮ（、ｉＲゲート８１に対してビット３９
および４１を入力することにより復号され、その出力は
副指令ＰＵＳＨが指定されると２進数１．ｇｙ、ｚる。

Ｃサブフィールドは、ビット４２を反転し力１つＮＯＲ
ゲート８０に対する入力古してビット４３．４４と共に
その出力を用いるインバータ８５により復号される。Ｎ
ＯＲゲート８０の出力は、もし副指令ＰＵＳＨが指定さ
れると２進数１となる。

もし副指令ＰＵＳＨが特別の制御フィールドにおいて指
定されるならば、ＮＡＮＤゲート８３に対する３つの入
力は２進数１となり、その出力である信号ＰＵＳＨＯＰ
−を２進数０にさせることになる。

ＰＵＳＨ信号、ＰＵＳＨＯＰ−がＮＡＮＤゲート９０に
対する１つの入力において２進数Ｏであり、これに対す
る他の入力である信号ＬＤＲ８Ａ、Ｒ＋が２進数１でハ
ードウェア割込みが中断状態でも使用可能状弗でもない
ことを表示する場合、ＮＡＮＩ）ゲート９０の出力であ
る信号ＰＵＳｌｉＮＴ＋は２進数１となって、マイクロ
指令ＰＵＳＨがＲＯＳデータ・レジスタ６５内で符号化
されるか、あるいはハードウェア割込みが中断状轢でハ
ードウェア割込みが可能状態になるため、戻りアドレス
・スタック７０に関するブツシュ操作が実施されるべき
ことを表示する。信号ＰＵＳＨＮＴ＋はＮＡＮＤゲート
９１の１つの入力である。ＨＡＮＤゲート９１に対する
他の入力は、ＯＲゲート８６の出力である入力信号ＰＯ
ＰＯＰ−とじて受取るインバータ８８により出力される
ＰＯＰＯＰ＋である。

ＲＯＳアドレス・フィールドのビット０乃至４は、マイ
クロ指令ＰＯＰを復号するため使扇されるＯＲゲート８
６に対して入力される。もしビット０乃至４が２進数０
であれば、ＯＲゲート８６の出力はポツプ操作が実施さ
れることを表示する２進数０となる。マイクロ命令ＪＵ
ＭＰ　　Ｓのピッ）Ｏが２進数１を言むため、ＯＲゲー
ト８６の出力は２進数１となってインバータ８８の出力
を２進数０にさせる。

ＮＡＮＤゲート９１の１つの入力において２進数Ｏであ
る信号ＰＯＰＯＰ＋は、その出力である信号ＰＵＳＰＯ
Ｐ−を２進数１にさせて、ブツシュ操作とポツプ操作の
両方が同時に要求されていないことを表示する。ＡＮＤ
ゲート９２の両方の入力が２進数１に等しい場合、その
出力である信号ＰＵＳＮＯＴ＋は２進数１となってブツ
シュ操作が戻りアドレス・スタック７０に関して行なわ
れることを表示する。信号ＰＵＳＮＯＴ＋がＯＲゲート
９４の１つの入力において２進数１である場合は、その
出力の信号ＰＵＳＮＥＮ十は２進数１となってブツシュ
操作が戻りアドレス・スタック７０に関して行なわれる
ことを表示する。

ポンプ操作信号ＰＯＰＯＰ＋はまたＡＮＤゲート９３に
対する１つの入力である。ＡＮＤゲート９８に対する両
方の入力ｂ１２進数０である場合、その出力である信号
Ｐ　ＯＰＮＯＴ＋は２進数０となってポツプ操作が戻り
アドレス・スタック７０に関して行なわれないことを表
示する。クリア操作が行なわれＣいため、インバータ８
９の出力である信号ＣＬＥＡＲＸ十は２進数０となり、
従ってＯＲゲート９５に対する両入力は２進数０となり
、その出力である信号ＰＯＰＮＥＮ＋を２進数ＯＫさせ
てポツプ操作が戻りアドレス・スタック７０に関して行
なわれないことを表示する。

信号ＰＵＳＮＥＮ十は、１２の４ビツトの両方向のシフ
ト・レジスタ７０Ａ乃至７０−Ｌの各々のシフト・モー
ド人力ＳＯと接続される。同様に、信号ＰＱＰＮＥＮ＋
は、１２の４ビツトの両方向のシフト・レジスタ７０Ａ
乃至７０Ｌのシフト・モード人力Ｓ１と接続される。シ
フト・モード人力ＳＯと８１は、この入力ＳＯと８１が
２進数Ｏと等しく、シフト・レジスタのクロック（Ｃ）
入力におけるクロック信号が２進数０の状態から２進数
１の状嘘に変換する時、シフト・レジスタのシフト動作
即ち並列ローディングが生じないように２進符号化され
ている。ＳＯが２進数ＯでありＳｌが２進数１の状態で
ある時、左方のシフト（ＰＯＰ）操作はシフト・レジス
タがクロックされると実施される。ＳＯが２進数１であ
りＳｌが２進数０である時、右方のシフ）　（ＰＵＳＨ
）操作はシフト・レジスタがクロックされると行なわれ
ることになる。ＳＯおよびＳｌの両方が２進数１である
時、各シフト・レジスタ内の全ての４ピツト位置の並列
ローテイングは、クロックが２進数０の状態から２進数
１の状態に変換する時に行なわれることになる。１２の
４ピツトの両方向のシフト・レジスタの各々のリセット
（Ｒ）入力は、レジスタがシステムの作動中リセット（
クリア）されないため、２進数１にセットされる。

ＲＯＳデータ・レジスタ６５におけるその時のマイクロ
命令の実行の後期において、また次のマイクロ命令のア
ドレスがＲＯＳアドレス・レジスタ６３に対してロード
された後、シフト・レジスタ７０Ａ乃至７０Ｌのクロッ
ク操作に用いられたクロック信号ＰＳＴＲＯＢ＋もまた
６６のクロック操作のため使用される。従って、２進数
０から２進数１の状態に変換する信号ＰＳＴＲＯＢ＋に
よる戻りアドレス・スタック７０に対する戻りアドレス
のクロック動作と同時に、ＲＯＳアドレス・レジスタ６
３において見出される次のアドレスを用いて増量される
べき読出し専用記憶装置２４における次の場所のアドレ
スは、次のマイクロ命令の実行中早期にその時のアドレ
スとして使用するためＲＯＳアドレス履歴レジスタ６６
にロードされることになる。

アドレスＳのＲＯＳアドレス・レジスタ６３からＲＯＳ
アドレス履歴レンしタ６６に対するクロック操作に先立
つその時のマイクロ命令の実行中早期に、ＲＯＳアドレ
ス履歴レジスタ６６は場所Ｓに対する飛越しを指定する
ＲＯＳデーグ・レジスタ６５におけるマイクロ命令（即
ち、第４図におけるマイクロ命令Ｒ）のアドレスを含ん
でいる。

このだめ、マイクロ命令の実行中早期に、ＲＯＳアドレ
ス履歴レジスタ６６はその時のアドレスＲを保有するこ
とになり、また増分機構６４の出力は戻しマルチプレク
サ６１の入力Ａにおいて現われるアドレス（Ｒ＋１）と
なる。以上で明、らかなように、マイクロ命令ＪＵＭＰ
　　ＳＱ間信号ＬＤＲ８ＡＲ＋は２進数１となって戻り
マルチプレクサ６１の出力ＡをそのＱ出力に対して使用
可能状態にさせる。このため、シフト−レジスタ７０Ａ
乃至７０Ｌの右側シフト直列入力側（ＲＩ）において現
われる信号５ＴＫ１００乃至５ＴＫ１１１は２進数アド
レス（Ｒ＋１）と対応することになる。このように、ク
ロック信号ＰＳＴＲＯＢ＋がマイクロ命令ＪＵＭＰ　　
Ｓの実行中遅く生じる時、アドレス（Ｒ＋１）はシフト
・レジスタ７０，４乃至７０Ｚ、の右方へ１位置のシフ
ＩＩｃより戻りアドレス・スタック７０に対してブツシ
ュされるこきになる。

これもまだ割込みを禁止しかつマイクロ指令ＰＵＳＨを
禁止するマイクロ命令ＪＵＭＰ　　Ｓに関して第５図の
ロジックの機能について記述しだが、ＲＯＳデータ・レ
ジスタ６５に示された第２と第３のマイクロ命令の実行
について次に論述する。

第５図に示された第２と第８の両方のマイクロ命令は特
殊な制御フィールドにおけるブツシュ操作を含まＰＧ）
。従って、これら両方の命令の実行中、マイクロ指令Ｐ
ＵＳＨの復号のため使用されるＮＡＮＤゲート８３の出
力は２進数１となってブツシュ操作がこのマイクロ命令
内では符号化されないことを表示する。

次に第２のマイクロ命令については、ビット位置３４に
おけるハードウェア割込みの禁止ピットが２進数Ｏであ
って・・−ドウエア割込みが許容されることを表示する
ことが判る。この２進数０の状態はＡＮＤゲート８４の
中間の入力において信号ＲＤＤＴ８４＋として現われそ
の出力である信号ＤＩＳＨＩＩ’十を２進数０の状態に
させ、これによりハードウェア割込みプリネット・エン
コーダ５４に対する入力を可能にする。もし２進数０の
状態のハードウェア割込み信号が存在せず、２進数０の
状態のハードウェア・エラー信号が存在せず、クリア条
件も存在しなければ、エンコーダ５４の全ての入力ＩＯ
乃至１１０は２進数１の状態にあり、従ってエンコーダ
５４の出力Ｐにおける活動状態の出力信号である信号Ｌ
ＳＲ８ＡＲ＋が２進数１となる。

信号ＬＳＩＴ！ＳＡＲ＋ｆｆ１２進数１であり信号ＰＵ
ＳＨＯＰ−が２進数１であってブツシュ操作が指定され
ないことを表示する場合は、ＮＡ、ＮＤゲー）９０の出
力である信号ＰＵＳＨＮＴ＋は２進数０となり、マイク
ロ指令ＰＵＳＨも存在せずあるいはハードウェア割込み
の中断状態もないため、ブツシュ操作が実施されないこ
とを表示する。ＡＮＤゲート９２０１つの入力が２進数
０である場合は、信号ＰＵＳＮＯＴ＋はＯＲゲート９４
の１つの入力において２進数Ｏ（ｌ！：する。もしクリ
ア操作が実施されなければ、ＯＲゲ−１・９４の他の入
力である信号ＣＬＥＡＲＸ＋は２進数０となる。従って
、ＯＲゲート９４の出力である信号ＰＵＳＮＥＮ＋は２
進数０となる。

ポツプ操作が第２のマイクロ命令のＲＯＳアドレス・フ
ィールドにおいて指定されないため、インバータ８８の
出力である信号ＰＯＰＯＰ＋は２進数Ｏとなってポツプ
操作が指定されなかったことを表示する。ＡＮＤゲート
９８の１つの入力における２進数０である信号ＰＯＰＯ
Ｐ＋はその出力である信号Ｐ　ＯＰＮＯＴ＋を２進数０
にさせることになる。ＯＲゲート９５に対する両人力が
２進数Ｏであれば、その出力である信号ＰＯＰＮＥＮ＋
は２進数０となる。シフト・レジスタ７０Ａ乃至７０Ｌ
の入力における両方のシフト・モード信号ＳＯおよびＳ
ｌは２進数０であるため、シフト・レジスタは、２進数
０の状態から２進数１の状態に変換しつつある信号ＰＳ
ＴＲＯＢ十によりクロックされる時はシフトも並列ロー
ディングのいずれも行ＩＳわず、従ってこのマイクロ命
令の実行中ブツシュ操作またはロード操作のいずれも行
なわれることがｒ、ｆ　Ｇ）。

このマイクロ命令の実行中、アドレス・マルチプレクサ
２６２に対するＡ入力は、選択信号ＬＤＲ８ＡＲ十が前
述の如く２進数１であるため、そのＱ出力側にゲートさ
れることＫｆｉる。従って、アドレス・マルチプレクサ
１６０の出力はＲＯＳアドレス・レジスタ６３に対して
ロードされることになる。戻りマルチプレクサ６１の出
力が２進数Ｏの状態から２進数１の状態に変換する信号
Ｐ　Ｓ　Ｔ　ＲＯＢ十によりストローブされるその時の
マイクロ命令の実行中遅く、次のアドレスを言むＲＯＳ
アドレス・レジスタ６３の出力がＲＯＳアドレス履歴レ
ジスタ６６に対してロードされ、その後増分機構６４に
より１だけ増分される。その後、次のマイクロ命令がそ
の時のマイクロ命令として実行される時、ＲＯＳアドレ
ス履歴レジスタ６６はその時のアドレスを保有すること
１ｃ７１す、増分機構６４により生成される如きその時
のアドレス＋１は戻りマルチプレクサ６１の入力Ａに存
在することになる。

もしこの第２のマイクロ命令の実行中・・−ドウエア割
込みが２進数０であるビット３４により可能状態にされ
るならば、ハードウェア割込みが生じる。エンコーダ５
４からの活動状態の出力信号であるＬＤＲ８Ａｆｌ＋は
２進数Ｏとなってハードウェア割込み、またはエラー条
件、捷たはクリア条件が生じたことを表示し、アドレス
・マルチプレクサ２６２の入力Ｂはその人力Ｑに対して
可能状態にさせられる。アドレス・マルチプレクサ２６
２に対する入力Ｂは８つの最上位ビットにおける８つの
先行する２進数Ｏと共にエンコーダ５４からの２進数符
号化ピッ）Ｑｌ乃至Ｑ８からなり、その結果アドレス・
マルチプレクサ２６２のＱ出力は特定の・・−ドウエア
割込みまたは・・−ドウエア・エラーまたはクリア条件
を取扱うようにプログラムされたハードウェア割込みサ
ービス・ルーチンの開始位置と対応する１２ビツトの２
進アドレスとなる。

アドレス・マルチプレクサ２６２の出力はＥＯＳアドレ
ス・レジスタ６３に対しかつこれから読出し専用記憶装
置２４に対する入力であり、その結果ハードウェア割込
みサービス・ルーチンの最初のワードの取出しおよび実
行が可能となる。

ハードウェア割込みサービス・ルーチンの最初のワード
のアドレスは壕だ、信号ＰＳＴＲＯＢ＋がクロック（２
進数０の状態から２進数１の状態へ変換）する時、ＲＯ
Ｓデータ・レジスタ６５における第２のマイクロ命令の
実行中ＲＯＳアドレス・レジスタ６３からＲＯＳアドレ
ス履歴レジスタ６６ヘロードされる。このアドレスがＲ
ＯＳアドレス・レジスタ６３から１１　ＯＳアドレス履
歴レジスタ６６ヘクロノクされると同時に、戻りマルチ
プレクサ６１の出力が戻りアドレス・スタック７０に対
してブツシュされる。

戻りマルチプレクサ６１の出力は、この戻りマルチプレ
クサ６１の入力Ｂに現われる名目の矢のマイクロ命令ア
ドレスとなるアドレス・マルチプレクサ１６０の出力で
ある。前述の如く、戻りマルチプレクサ６１の入力Ｂは
、エンコーダ５４からの活動状態の出力が存在する時は
常に選択信号ＬＤＲ８ＡＲ十が２進数０であるため、そ
の出力Ｑに置力へれる。シフト・レジスタ７０Ａ乃至７
０Ｌは、ＯＲゲート９４からの信号ＰＵＳＮＥＮ＋が２
進数１でありかつＯＲゲート９５からの信号ＰＯＰＮＥ
Ｎ＋が２進数０である故に、ブツシュ操作（右方シフト
）を行なう。ゲート９０乃至９５に対する入力において
信号ＬＤＲ８ＡＲ＋が２進数０であり、信号ＣＬＥＡＲ
Ｘ十が２進数Ｏであり、信号ＰＵＳＪｉＯＰ−が２進数
１であり、信号ｐｏｐｏｐ十が２進数０である故ＶＣ１
信号ＰＵＳＮＥＮ＋は２進数１であり、信号ＰＯＰＮＥ
Ｎ＋は２進数Ｏとなるが、このゲートの作用については
前に述べた。

第５図におけるＲＯＳデータ・レジスタ６５に示された
第３のマイクロ命令の実行中、ポツプ操作はＲＯＳアド
レス・フィールドにおいて指示される如〈実施される。

前に示しだポツプ操作はＯＲゲート８６によって復号さ
れ、その出力である信号ＰＯＰＯＰ−は２進数Ｏとなっ
てポツプ操作が実施されることを表示する。２進数０で
ある信号ＰＯＰＯＰ−は、アドレス・マルチプレクサ２
６２の入力Ａがシフト・レジスＩＴＯＡ乃至７０Ｌの出
力ＱＡと対応する１２ビツトである信号５ＴＩ（０００
乃至５ＴＫＯ１１となるように、アドレス・マルチプレ
クサ１６０の内部のドライバ６０Ｂの出力を可能状態に
することになる。これら１２の信号は、戻りアドレス・
スタック７０内部の最上位のアドレスと対応している。

ドライバ６０Ａの出力は２進数１である信号ＪＵＮ’Ｐ
−により使用不能状態にされる。このように、アドレス
・マルチプレクサ１６０の出力は、第４図のレジスタ７
１の内容と対応する戻りアドレス・スタック７０におけ
る最上位のアドレスとなることになる。

このＰＯＰマイクロ命令の実行中は、ハードウェア割込
みは生じない。アドレス・マルチプレクサ２６２０入力
Ａは、出力Ｑとして出力されるよう選択され、これによ
り読出し専用記憶装置２４から取出されるべき次の命令
のアドレスを指定するＲＯＳアドレス・レジスタ６３に
ロードされることになる。ハードウェア割込みを生じる
ことのないこのよう１．Ｋ　Ｐ　ＯＰ命令の場合におけ
るように、読出し専用記憶装置２４から読出される次の
命令は、戻りアドレス・スタック７０内の最上位の場所
によりアドレス指定された命令となる。

もしこのＰＯＰマイクロ命令の天性中にハードウェア割
込みが生じるならば、エンコーダ５４により出力でれる
信号ＬＤＲ８ＡＲ＋は２進数１となり、その出力がいず
れも活動状態でないことを表示する。ブツシュ操作が特
殊な制御フィールドに指定されなかったため、ＮＡＮＤ
ゲート８３からの信号ＰＵＳＨＯＰ−は２進数１となり
、従ってＮＡＮＤゲート９０の出力である信号ＰＵＳＨ
ＮＴ十は２進数０となってブツシュ操作が行なわれない
ことを表示する。もしクリア操作が２進数Ｏである信号
ＣＬＥＡＲＸ十により表示される如く生じなければ、Ｏ
Ｒゲート９４の出力である信号ＰＵＳＨ’ＥＮ＋は２進
数０となり、ＯＲゲート９５の出力である信号ＰＱＰＮ
ＥＮ＋は２進数１となって左方のシフト（ＰＯＰ）操作
がシフト・レジスタ７０．４乃至７０Ｌにより実施され
ることを表示する。この状態は、信号ＰＵＳＴＲＯＢ十
が２進数０の状態から２進数１の状態に変換する時、１
つの場所だけ戻りアドレス・スタック７０をポツプ操作
させることになる。

シフト・レジスタ７０Ａ乃至７０Ｚ、の左方のシフト操
作が生じる時、１２の４ビツトシフト・レジスタの左方
シフトの直列人力ＣＬＩ）におけるピントがシフト・レ
ジスタに対してロードされる。

第５図において判るように、シフト・レジスタ７０Ａ乃
至７０Ｚ、はこの入力に２進数０を保有し、シフト・レ
ジスタ７０Ｌがこの入力において２進数Ｏを保有し、こ
のため１６進数値でロードされる第４図の戻りアドレス
・スタック（レジスタ７４）内の最下位の場所が００１
として使用される結果となる。この００１の値は、もし
この００１の１６進数がスタックの最上部をポンプ・オ
フ操作される場合に生じるスタックを過剰ポツプ操作の
場合を取扱うようマイクロプログラムされたルーチンの
読出し専用記憶装置２４内の１つのアドレスとして使用
される。

１６進数００１のこの同じＲＯＳアドレスは、シフト・
レジスタ７０Ａ乃至７０にのＰＩＡ。

ＰＩＢ、ＰＩＣおよびＰＩＤ入力に２進数Ｏを、壕だシ
フト・レジスタ７０Ｌの対応する入力に２進数１を有す
ることにより、シフト・レジスタ７０Ａ乃至７０にの４
つの全ての入力を２進数０で並列ローディングすること
により、まだこれらのレジスタがクリア操作の間２進数
Ｏの状態から２進数１の状態へ変換する信号ＰＳＴＲＯ
Ｂ＋によりクロックされる時２進数０に等しい信号ＰＵ
ＳＮＥＮ＋およびＰＯＰＮＥＮ＋を有することにより並
列ローディングを行なうことにより、クリア操作が実施
される時戻りアドレス・スタック７０のレジスタ７１乃
至７４に対して同時にロードされる。これは、ＯＲゲー
ト９４と９５の出力を２進数１に強制するクリア操作の
間ＣＬＥＡＲＸ十が２進数１であり、これによりシフト
・モード選択信号ＳＯおよびＳｌを共に２進数１に等し
くなるようセットするため行なわれるのである。

第４図に関して前に述べたように、もし第５図に示され
た第３のマイクロ命令の場合のようにポンプ操作を含む
マイクロ命令の実行中ハードウェア割込みが生じるなら
ば、このハードウェア割込みと関連するブツシュ操作が
このマイクロ命令のポンプ操作を取消し、戻りアドレス
・スタックはブツシュ操作およびポンプ操作のいずれも
行なわれｆｆ（１）。これが行なわれる方法については
、第５図に関して次に記述しよう。

もしＲＯＳアドレス・フィールドにおけるポツプ操作を
含む第３のマイクロ命令もまた２進数００−・−ドウエ
ア割込み禁止ビットを含む場合は、ＰＯＰマイクロ命令
の実行中ノ・−ドウエア割込みが生じ得る。前に示した
ように、ＰＯＰマイクロ指令を含むマイクロ命令の実行
中、ドライバ６０Ｂの出力は、アドレス・マルチプレク
サ１６０の出力が戻りアドレス・スタック７０の最上部
に含まれる戻りアドレスとなるように使用可能状態にさ
れる。アドレス・マルチプレクサ１６０の出力は、アド
レス・マルチプレクサ２６２の入力Ａおよび戻りマルチ
プレクサ６１の入力Ｂに対して与えられる。以−トの如
く、もし・・−ドウエア割込みが生じると、エンコーダ
５４からの信号ＬＤＲ８ＡＲ＋はアドレス・マルチプレ
クサ２６２と戻りマルチプレクサ６１の両アドレスの入
力Ｂを選択する２進数０である。このように、アドレス
・マルチプレクサ２６２の出力は、ハードウェア割込み
サービス・ルーチンが位置されるエンコーダ５４により
決定される如きベクトル化アドレスとなる。戻りマルチ
プレクサ６１の出力は、戻リアドレス・スタック７０の
最上部の出力であるドライバ６０Ｂの出力となる。

このようｖｃ、Ｒｏｓアドレス・レジスタ６３は中断状
態の最も旨い優先順位の割込みと関連する−・−ドウエ
ア割込みサービス・ルーチンの起動アドレスがロードさ
れ、この場所は読出し専用記憶装置２４から取出されて
ノ・−ドウエア割込みサービス・ルーチンの実行を開始
することにＰる。信号ＬＤＲ８ＡＲ＋が２進数Ｏであれ
ば、ＮＡＮＤゲート９０の出力である信号ＰＵＳＨＮＴ
＋は２進数１となって、ブツシュ操作が戻りアドレス・
スタック７０に対して行なわれるべきことを表示する。

ＰＯＰマイクロ指令がＲＯｓアドレス・フィールドにお
いて符号化されるため、ＯＲゲート８６の出力である信
号ＰＯＰＯＰ−は２進数Ｏとなり、これによりインバー
タ８８の出力である信号ＰＯＰＯＰ十Ｑを２進数１にさ
せてポツプ操作が戻りアドレス・スタック７０に対して
行なわれるべきことを表示する。Ｎ　Ａ　Ｎ’　Ｄゲー
ト９１の両人力が２進数１であれば、その出力である信
号ＰＵＳＰＯＰ−は２進数０となってブツシュ操作およ
びポツプ操作の両方が戻りアドレス・スタック７０に対
して同時に行なわれるべきことを表示することになる。

２進数Ｏである信号ＰＵＳＰＯＰ−はＡＮＤゲート９２
と９３を使用不能状態にし、信号ＰＵＳＮＯＴ＋および
Ｐ　Ｑ　ＰＮＯＴ＋を２進数０にさせてブツシュ操作お
よびポツプ操作のいずれも行なわれないことを表示する
。クリア操作は実施されないため、信号ＣＬＥＡＲＸ＋
は２進数Ｏとなり、従ってＯＲケ−ト９４と９５の出力
は２進数Ｏとなってシフト・レジスタ７０Ａ乃至７０Ｌ
に対してシフト操作もロード操作も行なわれないことを
表示する。

従って、マイクロ命令内のＰＯＰマイクロ指令はハード
ウェア割込みの明白なブツシュ操作を取消し、その結果
戻りアドレス・スタック７０のブツシュ操作、ポツプ操
作あるいは並列ローディングのいずれも生じることがな
い。

以上の論述から、ＮＡＮＤゲート９１がブツシュ操作お
よびポツプ操作の同時の発生を検出し、かつこり条件が
生じ６時戻りアドレス・スタック７０の同時のブツシュ
操作およびポツプ操作を禁止するために使用されること
が判るであろう。この条件は、ＰＯＰマイクロ指令があ
るマイクロ命令内で符号化されまたある・・−ドウエア
割込みが生じる時に生じ得るが、その組合せはスタック
のいずれの方向の移動も阻止する。以上の論議から、最
下位のレジスタがスタックの過剰ポツプ操作の検出のた
め使用されるルーチンのアドレスによりポツプ操作され
る毎にスタックが最下位のレジスタにおいてロードされ
る方法、およびスタック内の各レジスタが過剰サービス
・ルーチンのこのアドレスを含むようにクリア操作の間
にスタックが初期化される方法もまた明らかになろう。

望ましい実施態様について記述したが、当業者により他
の変更例も捷だ容易に示唆されよう。例えば、もしハー
ドウェア割込みがハードウェア割込みサービス・ルーチ
ンの間禁止されなければ、本発明のスタック機構はハー
ドウェア割込みのネストのため使用することができる。

また、望ましい実施態様は４ビツトのシフト・レジスタ
７０Ａて記述したが、もしこれ以上のビットを含むレジ
スタが使用されると、スタックのブツシュ・ダウン深さ
は拡張されたシフト・レジスタにおけるビット数と等し
くなり、このためサブルーチンおよび割込みの比較的大
きなネスティング深はを許容することになる。更に、米
国特許第３．９０９，７９７号に記載される如きフリッ
プフロップからなるレジスタからなるスタック機構は、
同時のブツシュ操作およびポツプ操作を行なう試みを検
出するため使用される本発明のロジックがブツシュ操作
およびポツプ操作のいずれも行なわれないように使用さ
れることを前提として、望ましい実施態様のシフト・レ
ジスタの代りに使用することもできる。

サブルーチンに対するＲＯＳアドレス・フィールドは条
件付きもしくは無条件の分岐のいずれかであり得ること
を留意されたい。このことは、次のアドレスが読出し専
用記憶装置２４からのマイクロ命令のＲＯＳアドレス・
フィールドによって連続的に与えられるため、本文に記
述したシステムにおいては特に有利である。それにも拘
らず、この特質はシーケンス・カウンタが使用される如
きアドレス指定方法においても等しく適用可能である。

両方のアドレス指定方法は、もし分岐がサブルーチンに
対して行なわれなかった場合、他の方法で実行されるこ
とになる次の命令のアドレスの格納を可能にするＰＵＳ
Ｈマイクロ指令の使用を必要とする。

本発明についてはその望ましい実施態様に関して示し記
したが、当業者によれば、本発明の主旨および範囲から
逸脱することなく上記および他の形態および詳細の変更
が可能であることが理解されるであろう。

【図面の簡単な説明】

第１図は本発明を使用するデータ処理システムを示す全
体ブロック図、第２図は本発明の原理を実施する第１図
のマイクロプロセッサの制御領域の一部を示すブロック
図、第３図は第１図のマイクロプロセッサのファームウ
ェア・マイクロ命令・ワード・フィールドを示す図、第
４図は本発明に従って主ルーチンにおいて開始し、２つ
のサブルーチンおよび２つのハードウェア割込みサービ
ス・ルーチンを続行するマイクロプログラムのマイクロ
命令の実行を示すフロー図、および第５図は本発明によ
る第２図の制御領域において使用される回路を示す論理
的ブロック図である。 １０・・主記憶装置、１２・・・主記憶装置モジュール
０１１４・・・主記憶装置モジュール１．１６・・・主
記憶装置モジュール２．２０・・・中央演算処理装置（
ＣＰＵ）、２２・・・モニター・ロジック、２４・・・
読出し専用記憶装置ＣＲＯ８）　、２６・・・主要バス
、３０・・・マイクロプロセッサ、３２・・データ操作
領域、３４・・・メモリー管理装置（Ａ／Ａ／Ｕ）、３
６・・・制御領域、３７・・プロセッサ・バス、３８・
・・内部バス、４０・・・入出力ハス、４２・・・入出
力コントローラ、４４・・・周辺素子、５０・・・テス
ト・フリップ７０ツブ、５１・・Ｆレジスタ、５２・・
・Ｆカウンタ、５３・・・ソフトウェア割込みレジスタ
、５４　・ソフトウェア割込みプリネット、５５・・・
アドレス生成部分、５６・・テスト分岐ロジック、５７
・・・主分岐ロジック、５８・・・レジスタ、５９・・
・ブリネット、６０・・アドレス・マルチプレクサ１．
６１・・・戻りマルチプレクサ、６２・・・アドレス・
マルチプレクサ２．６８−・ＲＯＳアドレス・レジスタ
、６４・・・増分機構、６５・・・ＲＯＳデータ・レジ
スタ、６６・・・ＲＯＳアドレス履歴レジスタ、７０・
・・戻りアドレス・スタック、７１〜７４・・・レジス
タ、８０〜８２・・・ＮＯＲゲート、　８３・・ＨＡＮ
Ｄゲート、８４・・ＡＮＤゲート、８５−・インバータ
、８６　・ＯＲゲート、８７〜８９・・・インバータ、
９０．９１・・・ＨＡＮＤゲート、９２．９３・・・Ａ
ＮＤゲート、９４．９５　・ＯＲゲート、１００・・・
主ルーチン、１０２・・・サブルーチン、１０４・・サ
ブルーチン、１０６・・・＼−ドウエア・サービス・ル
ーチン、１０８・・・第２の・・−ドウエア割込みサー
ビス・ルーチン。 ％許１ｆ［人　　ハネイウエル・インフォメーション・
システムス・インコーホレーテッド （外４名）

Claims (1)

1. 【特許請求の範囲】 １、　サブルーチンおよび割込みサービス・ルーチンに
   関する人出転送を行なう方法において、（Ａ）メモリー
   （２４）からサブルーチンに対する分１１１識別するル
   ーチンの第１のマイクロ命令を生成し、 Ｗ〕サブルーチンに対する分岐を実行し、この分岐実行
   ステップは、 （ａ）　　禁止可能な割込みの発生を禁止し、（ｂ＋　
   　その時のアドレス・レジスタ（６６）における前記の
   第１のマイクロ命令のその時のアドレスを増分装置（６
   ４〕に対して転送し、 （ｃｌ　　前記のその時のアドレス全増分して増分アド
   レスを形成し、 （ｄｌ　　戻りアドレスである前記の増分アドレス全ブ
   ツシュ・ダウン・スタック（７０）の第１のレジ（１） スタ（７１）に格納し、 （ｇ）　　前記の増分アドレスの浴納と同時に前記ブツ
   シュ・ダウン・スタックにおいてルベルタケ下の隣接す
   るレジスタ（７２，７３，７４’）に対して以前の戻り
   アドレスを転送し、 （ｆ）　　もし割込みが中断状態でないか、あるいは全
   ての中断状態の割込みが禁止されるならば、前記の第１
   のマイクロ命令における次のアドレスを次のアドレス・
   レジスタ（６３〕に対して転送し、（ｇｌ　　前記の次
   のアドレス・レジスタ（６３）における前記の次のアド
   レスを前記のその時のアドレス・レジスタ（６６）に対
   して転送し、仇）前記の次のアドレス・レジスタ（６３
   ）からの前記の次のアドレスを用いて、前記メモリー（
   ２４）からサブルーチンの第１のマイクロ命令である第
   ２のマイクロ命令を生成することからなり、（Ｃ）割込
   みサービス・ルーチンに対して割込み金生じ、この割込
   み生成ステップは、 （α）もし中断状態の禁止されない割込みが存在するな
   らば、最も高い優先順位の禁止されない中（２〕 断状態の割込みのベクトル化された割込ろアドレス全生
   成し、 （１１）　　もし割込みが禁止されなければ、前記のベ
   クトル化された割込みアドレスを前記の次のアドレス・
   レジスタ（６３月で対して転送し、（Ｃ）　　もし割込
   みが禁止されなけれは、前記ブツシュ・ダウン・スタッ
   クの前記の第１のレジスタ（７１）に対して前記戻りア
   ドレスであるその時の・マイクロ命令からの次のアドレ
   スを格納し、（ｄ）　　前記戻りアドレスの格納と同時
   に前記ブツシュ・ダウン・スタック（７０）においてル
   ベルだけ下の隣接するレジスタ（７２，７３，７４）に
   対して前の戻りアドレスを転送し、 （ｇｌ　　前記のその時のアドレス・レジスタ（６６〕
   に対して前記の次のアドレス・レジスタ（６３）におけ
   る前記のベクトル化された割込みアドレスを転送し、 （ｆｌ　　前記の次のアドレス・レジスタ（６３）から
   の前記のベクトル化された割込みアドレスを用いて前記
   メモＩＪ−（２４）から第１の割込みサービス・（３） ルーチンの第１のマイクロ命令である第３のマイクロ吊
   金を生成することを含み、 ＣＤ）前記メモリー（２４〕から前記サブルーチン丑た
   け前記割込みからの戻りを識別するマイクロ命令を生成
   し、 （Ｅ）前記のサブルーチン寸たけ割込みからの戻り全実
   行し、この戻り実行ステップは、 （（Ｚ）　　もし割込みが中断状態でないか、あるいは
   全ての中１ｖｆＴ状ｌ法の割込みが禁止されるならば、
   前記ブツシュ・ダウン・スタック（７０）における前記
   の第１のレジスタ（７１）から前記の次のアドレス・レ
   ジスタ（６３〕に対して前記戻りアドレスを転送し、 （ｂ＋　　前記の次のアドレス・レジスタ（６３］Ｃ対
   する前記の戻りアドレスの前記転送と同時に［）１１記
   ブツシュ・ダウン・スタック（７０）においてルベルだ
   け上げて前の戻りアドレスを前記の隣接するｉｌのレジ
   スタ（７１，７２，７３）に対して転送し、 （Ｃｉ　　もし中断状態の禁止されない割込みが存在（
   ４） するならば、前記の最も高い優先順位の禁止されない中
   断状態の割込みのベクトル化された割込みアドレスを生
   成し、 （ｄｌ　　もし割込みが禁止されなけれは、前記のベク
   トル化された割込みアドレスを前記の次のアドレス・レ
   ジスタ（６３〕に対して転送し、（ｅｉ　　もし禁止さ
   れない割込みが中断状態でなければサブルーチンに対し
   て分岐する前記マイクロ命令以降のマイクロ命令である
   第４のマイクロ命令を生成し、あるいはまたもし前記の
   中断状態の禁止されない割込みが存在するならば次のア
   ドレス・レジスタ（６３）からのアドレスを用いて前記
   メモＩＪ−（２４）から前記の以降の割込みサービス・
   ルーチンの第１のマイクロ命令を生成することを含むこ
   とと特徴とする方法。 ２、　サブルーチンに対する前記の分岐実行ステップが
   、前記の戻り実行ステップが生じる前に数回反復される
   ことを特徴とする特許請求の範囲第１項記載の方法。 ａ　前記サブルーチンからの前記戻りステップが（５） 生じる前に、前記割込みサービス・ルーチンからの前記
   戻りステップが続く前記割込みサービス・ルーチンに対
   する前記割込み生成ステップが生１〕ることを特徴とす
   る特許請求の範囲第１虫記載の方法。 ４、前記サブルーチンに対する前記の分岐実行ステップ
   が、 （α）前記のその時のマイクロ命令から次のアドレス全
   選択する第１の値を有する前記メモリー（２４）から生
   成されたその時のマイクロ命令の１つのアドレス・フィ
   ールドにより第１のマルチプレクサ（６０ルと使用可能
   状態にし、 （ｂ＋　　全ての中断状態の割込みが禁止される時前記
   増分装置（６４〕の出力から前記の戻りアドレスを選択
   すること、１だもし禁止されない中断状態の割込みが存
   在するならば前記第１のマルチプレクサの出力から戻り
   アドレスを選択することを戻りマルチプレクサ（６１）
   ｆ／Ｉ：許容することを含むことを特徴とする特許請求
   の範囲第１項記載の方法。 氏　前記割込みサービス・ルーチンに対する前記（６つ の割込み生成ステップが、 （ａｉ　　前記の次のアドレスとなる最も高い優先順位
   の禁止さｎない中断状態の割込みの前記のベクトル化さ
   れた割込みアドレスを選択することを第２のマルチプレ
   クサ（６２）［許容し、ｆｂＩ　　前Ｈｅ　第１のマル
   チプレクサ（６０）カらの出力から前記の戻りアドレス
   を選択すること−ｔＲリマルチブレクサ（６１）に許容
   することを含むことを特徴とする特許請求の範囲第４項
   記載の方法。 ０　前記サブルーチン筐たは割込みからの前記戻り実行
   ステップが、前記ブツシュ・ダウン・スタック（７０）
   の前記第１のレジスタ（７１’）から次のアドレスを選
   択する第２の値を有する前記メモリー（２４）から生成
   された前記のその時のマイクロ命令の前記のアドレス・
   フィールドにより前記第１のマルチプレクサ（６０）’
   ＆使用可能状態にすることを含むことを特徴とする特許
   請求の範囲第５項記載の方法。 ７　前記のブツシュ・ダウントスタック（７０）におけ
   る前記戻りアドレスを格納するステップが、（７） 複数のシフト・レジスタ７０Ａ乃至７０１（ｆ第１の方
   向においてシフトすることにより達成され、丑だ前記プ
   ッシュ・ダウン・スタック（７０）から前記戻りアドレ
   スｋｋ送する前記ステップ２つＳ、前記第１の方向と反
   対である第２の方向において前記の複数のシフト・レジ
   スタ７０Ａ乃至７０Ｋｆ１つの位置だけシフトすること
   により達成されることを特徴とする特許請求の範囲第６
   項記載の方法。 ＆　類１Ｆ可能な割込みの発生を禁止する前記ステップ
   は、中断状態の禁止可能でない割込みが存在しなけれは
   、前記のその時のマイクロ６間合の実行の直後に前記メ
   モリーから生成された以降のマイクロ命令の実行が続く
   ように、前記のその時のマイクロ命令の実行中前記の割
   込みを生じるステップが生じることを阻止し、前記の以
   降のマイクロ命令のアドレスは、禁止できる割込みの前
   記のベクトル化された割込みアドレスによらず前記のそ
   の時のマイクロ命令の実行により決定されることを特徴
   とする特許請求の範囲第１項記載の方法。 （８） ９、　前記の次のアドレス・レジスタ（６３）における
   前記の次のアドレスを前記のその時のアドレス・レジス
   タ（６６）に対して転送する前記ステップが、前記プッ
   シュ・ダウン・スタックの前記の第１のレジスタ（７１
   ）において前記の増分アドレスを格納する前記ステップ
   と同時であることを特徴とする特許請求の範囲第１項記
   載の方法。 １０、　　前Ｈ’ｔのその時のアドレス・レジスタ（６
   ６）４Ｃ対して前記の次のアドレス・レジスタ（６３）
   ＶＣおける前記ベクトル化された割込みアドレスを転送
   する前記ステップは、前記ブツシュ・ダウン・スタック
   （７０）の前記第１のレジスタ（７１）に対；〜でその
   時のマイクロ命令からの前記戻のアドレスを格納する前
   記ステップと同時であることを特徴とする特許請求の範
   囲第１項記載の方法。 １１、前記のブツシュ・ダウン・スタック（７０）が過
   剰ポツプサービス・ルーチンのアドレスで？７Ｊ期化さ
   れ、調節する第１のレジスタ（７１，７２，７３）に対
   してルベルだけ上げて前の戻りアドレスを転送する前記
   ステップが、前記ブツシュ・ダウン・（９） スタック（７０）の前記第１のレジスタ（７１）からの
   前記戻りアドレスの過剰転送の実施が前記の過剰ポツプ
   サルビス・ルーチンの実行を惹起する結果となるように
   、前記ブツシュ・ダウン・スタック（７０）の最後のレ
   ジスタ（７４）に対して前記の過剰ポツプサービス・ル
   ーチンのアドレスを転送することを含むことを特徴とす
   る特許請求の範囲第１項記載の方法。 １２、複数のサブルーチン全アクセスするルーチンを実
   行し、かつ複数の割込みに応答して複数の割込みサービ
   ス・ルーチンを実行するためのデータ処理システム（１
   ０，２０，４０）において、（Ａ）一連のマイクロ命令
   を提供する装置（２４，６３，６５）′！ｉ−設け、各
   マイクロ命令は前記提供装置（２４，６３，６５）のマ
   イクロ命令のアドレスを規定するアドレス・フィールド
   と転送経路を規定する指令フィールドとを含み、前記マ
   イクロ命令の第１のタイプは前記サブルーチンへの分岐
   を指定し、前記マイクロ命令の第２のタイプは前記サブ
   ルーチンまたは割込みサービス・ルーチンからの（１０
   ） 戻り全規定し、 （Ｂ）禁止されない割込みの発生に応答して前記提供装
   置（２４）により提供さイ′しる前記の一連のマイクロ
   命令を変更′する装置（５８，５９，６２埼設け、該変
   更装置（５８，５９，６２）は割込みサービス・ルーチ
   ンの始動アドレスとして使用される前記提供装置（２４
   ，６３，６５）に対してベクトル化された割込みアドレ
   スを提供し、 （Ｃ）記憶装置（７０）ｋ設け、該記憶装置は、（α）
   　複数の直列に相互に結合されたレジスタを含み、複数
   の該レジスタの１つは最上位の終端（７１）であり、前
   記複数のレジスタの別のものは最下位の終端（７４）で
   あり、前記複数のレジスタ（７２，７３）の残りは前記
   の最上位の終端（７１）と最下位の終端（７４）の中間
   にあり、前記複数のレジスタの各々は１つの戻りアドレ
   スケ保持するためのものであり、 （ｂ＋　　前記最上位の終端（７１）と前記の残りのレ
   ジスタと接続されて、前記提供装置（２４，６３，６５
   ）に応答して前記の複数のレジスタの前記の最下位（１
   １） の終端（７４）Ｋ対して戻りアドレスを逐次伝播する第
   １の装置金言み、 （Ｃ）　　前記の最下位の終端（７４）および前記の残
   りのレジスタ（７１，７２，７３）と接続され、前記提
   供装置（２４，６３，６５）に応答して前記櫂数のレジ
   スタ（７１，７２，７３，７４）の前記の最上位の終端
   （７１）に対して戻りアドレスを逐次伝播する最下位装
   置全容み、前記記憶装置（７０）は前記の第１のタイプ
   のマイクロ命令および禁止されない割込みの発生に応答
   して前記の最」二位の終端レジスタ（７１）において前
   のルーチンおよびサブルーチンの戻りアドレスを逐次格
   納し、 前記の一連の第２のタイプのマイクロ命令に応答して、
   前記記憶装置（７０）の前記の最上位の終端レジスタ（
   ７１）から前記提供装置（２４，６３，６５）に対して
   逆の順序に前記戻りアドレスを逐次転送する転送装置（
   ６０，６２）を含むこと全特徴とするシステム。 １ａ　前記マイクロ命令の前記指令フィールドの第１の
   指令フィールドは、前記記憶装置（７０）が前（１２） 配転送装置（６０，６２）から前記戻りアドレスを受取
   ることを許容するための第１の値を有し、前記マイクロ
   命令の前記のアドレス・フィールドの第１のアドレス・
   フィールドは、前記記憶装置（７０）が前記転送装置（
   ６０，６２）に対して前記戻りアドレスを送ることを許
   容するための第１の値を有することを特徴とする特許請
   求の範囲第１２項記載のシステム。 ■４　前記提供装置（２４，６３，６５）の前記アドレ
   スを予め定めた数だけ増分する装置（６４）ｋ更に設け
   、前記の最上位の終端レジスタ（７１）が、前記第１の
   指令フィールドにおける前記第１の値に応答して前記増
   分装置（６４）から前記の増分されたアドレスを受取る
   ことを特徴とする特許請求の範囲第１３項記載のシステ
   ム。 １５、前記マイクロ命令の前記指令フィールドの第２の
   指令フィールドが、割込み全禁止する第１の値と割込み
   を許容する第２の値を有し、前記第２の制御フィールド
   の前の第１の値が前記第１の制御フィールドの前記の第
   １の値と関連して使用さく１３） れて、前記サブルーチンの１つに対する分岐の間前記の
   戻りアドレスの格納中割込みの発生を阻止することを特
   徴とする特許請求の範囲第１４項記載のシステム。 １６、前記サブルーチンまたは割込みサービス・ルーチ
   ンからの戻りを指定する前記の第２のタイプの前記マイ
   クロ命令の間禁止されない割込みが生じるならば、前記
   の最上位の終端レジスタ（７１）からの前記戻りアドレ
   スを前記提供装置（２４，６３，６５）に対して前記記
   憶装置（７０）が転送することを不能にする装置（９０
   〜９５）を更に設けることを特徴とする特許請求の範囲
   第１４項記載のシステム。 １７前記記憶装置（７０）が複数のシフト・レジスタ（
   ７１〜７４）からなることを特徴とする特許請求の範囲
   第１３項記載のシステム。 １＆ルーチンおよびサブルーチンを逐次アクセスし、か
   つ割込みサービス・ルーチンをアクセスするためのデー
   タ処理システムにおいて、（Ａ）一連のマイクロ命令を
   提供する装置（２４、（１４） ６５）を設け、各マイクロ命令は前記提供装置内の１つ
   のアドレスによりアドレス指定され、各マイクロ命令は
   前記提供装置のマイクロ命令の次のアドレス指定するア
   ドレス・フィールドと転送経路を規定する指令フィール
   ドとを含み、前記アドレス・フィールドの第１のアドレ
   ス・フィールドは前記サブルーチンへの分岐を指定する
   第１の値と前記サブルーチンまたは割込みサービス・ル
   ーチンからの戻りを規定する第２の値と’に’ＩＮし、
   前記指令フィールドの第１の指令フィールドは戻りアド
   レスの転送を指定する第１の値を有し、前記指令フィー
   ルドの第２の指令フィールドは割込みの禁止全指定する
   第１の値と割込みの許容音指定する第２の値とを有し、 （Ｂ）前記提供装置からアドレスを受取る装置（６３）
   を設け、該受取装置からのアドレスは次のアドレスであ
   り、 （Ｃ）記憶装置（７０）を設け、該記憶装置は、（ａ）
   直列に相互に結合された複数のレジスタ（７１〜７４）
   ヲ含み、複数の該レジスタの１つは最上位の終端レジス
   タ（７１）であり、前記複数のレジスタの別のものは最
   下位の終端レジスタ（７４）であり、前記複数のレジス
   タの残り（７２，７３）は前記の最上位と最下位の終端
   レジスタの中間にあり、前記複数のレジスタの各々は１
   つの戻りアドレスを保持するためのものであり、 （ｂ＋　　前記最上位の終端および前記の残りのレジス
   タと接続され、前記の複数のレジスタ（７１〜７４）の
   前記の最下位の終端（７４）に対して前記戻りアドレス
   を逐次伝播する前記第１の指令フィールドに応答する第
   １の装置（８０〜８５．９０〜９５）と、 （ＣＩ　　前記の最下位の終端および前記の残りのレジ
   スタと接続され、前記複数のレジスタ（７１〜７４）の
   前記の最上位の終端（７１）に対して前記民リアドレス
   を逐次伝播する前記の第２の値を有する前記第１のアド
   レス・フィールドに応答する第２の装置（８６，８８，
   ９０〜９５）を含み、（ｄ＋　　前記の最上位の終端レ
   ジスタ（７１）は、前記第１の値を有する前記第１のア
   ドレス・フィールドと前記第１の値を有する前記第１の
   指令フィールドとに応答して、前記戻りアドレスを受取
   り、（Ｄ）＠記憶２の値を有する前記第１のアドレスフ
   ィールドに応答して前記戻りアドレスを前記の最上位の
   終端レジスタ（７１）から前記受取り装置（６３）に対
   して転送する装置（６０，６２）を設けることを特徴と
   するシステム。 １９、前記受取り装置（６３）と接続されて、その時の
   アドレスを予め定めた数だけ増分して増分されたその時
   のアドレスを生じる増分装置（６４）ｋ更に設け、前記
   のその時のアドレスはその時のマイクロ命令を提供する
   ため使用される前記提供装置（２４，６５）内の前記ア
   ドレスであり、前記第１の値全有する前記第１の指令フ
   ィールドは前記の増分されたその時のアドレスを前り己
   最上位の終端レジスタ（７１）に対して転送されること
   を許容し、前記の増分されたアドレスは戻りアドレスで
   あることを特徴とする特許請求の範囲第１８項記載のシ
   ステム。 ２０、前記記憶装置（７０）が更に、前記第２の値を（
   １７） 有する前記第１のアドレス・フィールドと、前記第２の
   匝を有する前記第２の指令フィールドと、前記の複数の
   レジスタ（７１〜７４）の前記の最上位の終端レジスタ
   （７１）、最下位の終端レジスタ（７４）および残るレ
   ジスタ（７２，７３）に宮まれる前記戻りアドレスを保
   持するための泉止されない割込みの発生とに応答する第
   １の装置（８６）’に含むことを特徴とする特許請求の
   範囲Ｎ１８項記載のシステム。 ２１、＠記提供装置（２４，６５）が、（Ａ）前記記憶
   装置（２４，６５）に対して接続され、前記第１のアド
   レス・フィールド、前記第ｌの指令フィールドおよび前
   記第２の指令フィールドを営む前記のその時のマイクロ
   命令を受取る出力レジスタ（６５）と、 （Ｂ）前記出力レジスタ（６５）と接続され、前記第２
   の値を有する前記第１のアドレス・フィールドに対して
   応答して前記第１の装置（８０〜８５．９０〜９５）を
   部分的に使用可能状態にする第１の復号装置（８６）と
   、 （１８） 前記出力レジスタ（６５）と接続され、前記第２の直を
   有する前記第２の指令フィールドに応答して前記第１の
   装置（８０〜８５．９０〜９５）を部分的に使用可能状
   態にする第２の復号装置（８０〜８３）と、 （Ｃ）前記第１の装置（８０〜８５．９０〜９５）と接
   続され、割込みの発生に応答して前記第１の装置（８０
   〜８５．９０〜９５）を部分的に使用可能状態にする割
   込み装置（５４）とを営むこと全特徴とする特許請求の
   範囲第２０項記載のシステム。 乙、第１の値を有する前記第１のアドレス・フィールド
   と、第１の値を有する前記第１の指令フィールドと、前
   記第１の値を有する前記第２の指令フィールドが前記サ
   ブルーチンに対して分岐するマイクロ命令において提供
   され、前記第２の値を有する前記第１のアドレス・フィ
   ールドが前記サブルーチンおよび割込みサービス・ルー
   チンの最後のマイクロ命令において提供されることを特
   徴とする特許請求の範囲第２１項記載のシステム。 ２ａ前記指令フイールドの１つが、指定された１つの条
   件が満たされる場合にのみ前記第１の匝を有する前記第
   １のアドレス・フィールドにより指定されるサブルーチ
   ンに対する前記分岐が実施されることを規定することを
   特徴とする特許請求の範囲第１８項記載のシステム。 ２４前記第１のアドレス・フィールドが前記第１の指令
   フィールドから独■することを特徴とする特許請求の範
   囲第１８項記載のシステム。 部、前記第２の指令フィールドが前記第１の指令フィー
   ルドから独文すること全特徴とする特許請求の範囲第２
   ４項記載のシステム。 ２Ｇ＠記の複数のレジスタ（７１〜７４）が複数のシフ
   ト・レジスタ７０Ａ乃至７０Ｌからなることを特徴とす
   る特許請求の範囲第１８項記載のシステム。 ２７　　前記分岐実行ステップ育たば前記の割込みを生
   じるステップが、前記のその時のマイクロ命令の実行の
   ため使用されるものと同じマイクロサイクルにおいて行
   なうことができることを特徴とする特許請求の範囲第１
   項記載の方法を実施するシステム。