JPH03145739A - 半導体チップ - Google Patents
半導体チップInfo
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- JPH03145739A JPH03145739A JP1284190A JP28419089A JPH03145739A JP H03145739 A JPH03145739 A JP H03145739A JP 1284190 A JP1284190 A JP 1284190A JP 28419089 A JP28419089 A JP 28419089A JP H03145739 A JPH03145739 A JP H03145739A
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- Japan
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- semiconductor chip
- film
- side surfaces
- chip
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Links
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/013—Alloys
- H01L2924/0132—Binary Alloys
- H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
-
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- H01L2924/1015—Shape
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- H01L2924/10158—Shape being other than a cuboid at the passive surface
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- H01L2924/14—Integrated circuits
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Die Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体基板の表面に集積回路が形成されてな
る半導体チップに関する。
る半導体チップに関する。
かかる半導体チップは、通常パッケージ内に収容されて
使用される。このため、半導体チップをダイボンディン
グによりパッケージ内の所定位置に接着固定することが
行われている。
使用される。このため、半導体チップをダイボンディン
グによりパッケージ内の所定位置に接着固定することが
行われている。
そして、半導体チップをダイボンディングする場合、こ
れに先立って、半導体チップの集積回路が形成された面
（ＩＣ形成面と称す）の裏側の面（背面）に金属膜を蒸
着等により形成することが行われている。これは、共晶
ハンダ等に対する半導体チップ背面の濡れ性をよくする
等の理由からである。
れに先立って、半導体チップの集積回路が形成された面
（ＩＣ形成面と称す）の裏側の面（背面）に金属膜を蒸
着等により形成することが行われている。これは、共晶
ハンダ等に対する半導体チップ背面の濡れ性をよくする
等の理由からである。
しかし、従来の半導体チップでは、その背面のみに金属
膜が形成されている。このため、上述した如くのダイボ
ンディングでは、半導体チップが接着されるのは背面だ
けであり、その接着強度に問題がある場合があった。ま
た、集積回路の集積度が高くなるに連れ、その冷却が問
題となるが、ヒートシンクへの熱伝導経路は接着された
背面だけであり、集積回路が発生する熱を効率よく放散
できないという問題が生ずる。
膜が形成されている。このため、上述した如くのダイボ
ンディングでは、半導体チップが接着されるのは背面だ
けであり、その接着強度に問題がある場合があった。ま
た、集積回路の集積度が高くなるに連れ、その冷却が問
題となるが、ヒートシンクへの熱伝導経路は接着された
背面だけであり、集積回路が発生する熱を効率よく放散
できないという問題が生ずる。
そこで、上述の事情に鑑み、本発明は半導体チップの接
着強度および放熱性を向上させることを目的としている
。
着強度および放熱性を向上させることを目的としている
。
上述の目的を達成するため、本発明による半導体チップ
においては、集積回路が形成された面に対する反対側の
面とこの面につながった側面とに金属膜が形成されてい
ることを特徴としている。
においては、集積回路が形成された面に対する反対側の
面とこの面につながった側面とに金属膜が形成されてい
ることを特徴としている。
このようにすることにより、半導体チップの側面も接着
され、そこを通して半導体チ・ツブからヒートシンクへ
の熱伝導が行われる。
され、そこを通して半導体チ・ツブからヒートシンクへ
の熱伝導が行われる。
以下、本発明の実施例について第１図〜第５図を参照し
つつ、説明する。
つつ、説明する。
第１図は本発明による半導体チップの一実施例を裏面か
ら示している。
ら示している。
図示した半導体チップ１は、その表面に集積回路が形成
されており、その裏面１ａおよび裏面につながった側面
１． ｂｓ １ ｃｓ １ ｄｓ １． ｅに金Ａｕ等
からなる金属膜２が蒸着等の手法により連続して形成さ
れている。金属膜２は半導体チップ１の背面全面に形成
されると共に、側面の全面又は−部に形成されていれば
よい。また、金属膜２を２種以上の金属で多層膜として
形成する場合には、各層毎に半導体チップ１の背面から
側面にかけて連続して形成されていることが望ましい。
されており、その裏面１ａおよび裏面につながった側面
１． ｂｓ １ ｃｓ １ ｄｓ １． ｅに金Ａｕ等
からなる金属膜２が蒸着等の手法により連続して形成さ
れている。金属膜２は半導体チップ１の背面全面に形成
されると共に、側面の全面又は−部に形成されていれば
よい。また、金属膜２を２種以上の金属で多層膜として
形成する場合には、各層毎に半導体チップ１の背面から
側面にかけて連続して形成されていることが望ましい。
第２図〜第５図に上述した本発明による半導体チップを
パッケージ等にダイボンディングして実装した状態を例
示する。
パッケージ等にダイボンディングして実装した状態を例
示する。
第２図に示した例では、パッケージ３の平坦なダイエリ
アに金属パターンがダイアタッチ５として形成されてお
り、そこに共晶ハンダ６により半導体チップ１が接着さ
れている。半導体チップ１にはその背面および側面に金
属膜２が形成されているので、半導体チップ１の側面の
共晶ハンダ６に対する濡れ性がよくなっており、半導体
チップ１の底面からはみだした共晶ハンダ６が半導体チ
ツブ１の側面に回り込み、側面に形成されている金属膜
２とダイアタッチ５との相互間になじみ、これらの相互
間を互いに橋渡しするように連結する。したがって、こ
のはみでた部分の共晶ノ１ンダ６も半導体チップ１の接
着に寄与するようになり、この分だけ従来よりもその接
着力が向上する。また、このはみでた部分の共晶ノ＼ン
ダ６を熱伝導経路として、半導体チップ１に生じた熱が
パッケージ３側のヒートシンク（図示せず）に伝達され
るようになる。したがって、半導体チップ１の放熱性が
向上する。
アに金属パターンがダイアタッチ５として形成されてお
り、そこに共晶ハンダ６により半導体チップ１が接着さ
れている。半導体チップ１にはその背面および側面に金
属膜２が形成されているので、半導体チップ１の側面の
共晶ハンダ６に対する濡れ性がよくなっており、半導体
チップ１の底面からはみだした共晶ハンダ６が半導体チ
ツブ１の側面に回り込み、側面に形成されている金属膜
２とダイアタッチ５との相互間になじみ、これらの相互
間を互いに橋渡しするように連結する。したがって、こ
のはみでた部分の共晶ノ１ンダ６も半導体チップ１の接
着に寄与するようになり、この分だけ従来よりもその接
着力が向上する。また、このはみでた部分の共晶ノ＼ン
ダ６を熱伝導経路として、半導体チップ１に生じた熱が
パッケージ３側のヒートシンク（図示せず）に伝達され
るようになる。したがって、半導体チップ１の放熱性が
向上する。
なお、第２図では単一の半導体チップをパッケージに実
装した例を示したが、第３図に示したように、複数の半
導体チップを隣接させて実装することも可能である。
装した例を示したが、第３図に示したように、複数の半
導体チップを隣接させて実装することも可能である。
第４図および第５図に示した例では、パ・ソケージ３の
ダイエリアに半導体チップ１の形状に合わせて四部３ａ
が形成されており、この凹部３ａに金属パターンにより
ダイアタッチ５が形成されている。そして、この凹部に
共晶ｌ＼レンダにより半導体チップ１が接着されている
。このように、パッケージ側に四部３ａを形成してそこ
に半導体チップ１を嵌め込むようにすれば、半導体チッ
プ１の側面と四部の側面とが共晶ノ１ンダ６によって接
着され、接着面積が増大する。したがって、第２図に示
した例と同様に、接着面積が増加した分だけ半導体チッ
プ１の接着強度および放熱性が向上する。
ダイエリアに半導体チップ１の形状に合わせて四部３ａ
が形成されており、この凹部３ａに金属パターンにより
ダイアタッチ５が形成されている。そして、この凹部に
共晶ｌ＼レンダにより半導体チップ１が接着されている
。このように、パッケージ側に四部３ａを形成してそこ
に半導体チップ１を嵌め込むようにすれば、半導体チッ
プ１の側面と四部の側面とが共晶ノ１ンダ６によって接
着され、接着面積が増大する。したがって、第２図に示
した例と同様に、接着面積が増加した分だけ半導体チッ
プ１の接着強度および放熱性が向上する。
なお、上述したように、金属膜２を半導体チップ１の側
面にも形成しておくと、この金属膜２は、半導体チップ
１のハンドリング中に生じやすい半導体チップ端部の欠
は等を防止する保護膜としても作用する。
面にも形成しておくと、この金属膜２は、半導体チップ
１のハンドリング中に生じやすい半導体チップ端部の欠
は等を防止する保護膜としても作用する。
以上説明したように、本発明による半導体チップによれ
ば、半導体チップの背面だけでなく側面も接着され、そ
こを通して半導体チップからヒートシンクへの熱伝導が
行われるので、半導体チップの接着強度および放熱性を
向上させることができる。
ば、半導体チップの背面だけでなく側面も接着され、そ
こを通して半導体チップからヒートシンクへの熱伝導が
行われるので、半導体チップの接着強度および放熱性を
向上させることができる。
第１図は本発明による半導体チップの一実施例を示した
図、第２図、第３図、第４図および第５図は本発明によ
る半導体チップが実装されたパッケージを示した断面図
である。 １・・・半導体チップ、２・・・金属膜、３・・・パッ
ケージ、５・・・ダイアタッチ、６・・・共晶ハンダ。
図、第２図、第３図、第４図および第５図は本発明によ
る半導体チップが実装されたパッケージを示した断面図
である。 １・・・半導体チップ、２・・・金属膜、３・・・パッ
ケージ、５・・・ダイアタッチ、６・・・共晶ハンダ。
Claims (1)
- 【特許請求の範囲】 １、半導体基板の表面に集積回路が形成された半導体チ
ップであって、前記半導体基板の前記集積回路が形成さ
れた面に対する反対側の面とこの面につながった側面と
に金属膜が形成されていることを特徴とする半導体チッ
プ。 ２、前記金属膜は前記集積回路が形成された面に対する
反対側の面からこの面につながった側面にかけて連続し
て形成されていることを特徴とする請求項１記載の半導
体チップ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1284190A JPH03145739A (ja) | 1989-10-31 | 1989-10-31 | 半導体チップ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1284190A JPH03145739A (ja) | 1989-10-31 | 1989-10-31 | 半導体チップ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03145739A true JPH03145739A (ja) | 1991-06-20 |
Family
ID=17675340
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1284190A Pending JPH03145739A (ja) | 1989-10-31 | 1989-10-31 | 半導体チップ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03145739A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010238889A (ja) * | 2009-03-31 | 2010-10-21 | Oki Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| CN102651352A (zh) * | 2011-02-25 | 2012-08-29 | 富士通株式会社 | 半导体装置、用于制造半导体装置的方法以及电子器件 |
| US9095066B2 (en) | 2008-06-18 | 2015-07-28 | Semiconductor Energy Laboratory Co., Ltd. | Printed board |
-
1989
- 1989-10-31 JP JP1284190A patent/JPH03145739A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9095066B2 (en) | 2008-06-18 | 2015-07-28 | Semiconductor Energy Laboratory Co., Ltd. | Printed board |
| JP2010238889A (ja) * | 2009-03-31 | 2010-10-21 | Oki Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| CN102651352A (zh) * | 2011-02-25 | 2012-08-29 | 富士通株式会社 | 半导体装置、用于制造半导体装置的方法以及电子器件 |
| JP2012178468A (ja) * | 2011-02-25 | 2012-09-13 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| US8866312B2 (en) | 2011-02-25 | 2014-10-21 | Fujitsu Limited | Semiconductor apparatus, method for manufacturing the same and electric device |
| TWI496251B (zh) * | 2011-02-25 | 2015-08-11 | Fujitsu Ltd | 半導體裝置、該半導體裝置的製造方法及電子元件 |
| US9177938B2 (en) | 2011-02-25 | 2015-11-03 | Fujitsu Limited | Method for manufacturing semiconductor apparatus |
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