JPH03142796A - 半導体記憶装置の制御方法 - Google Patents
半導体記憶装置の制御方法Info
- Publication number
- JPH03142796A JPH03142796A JP1281033A JP28103389A JPH03142796A JP H03142796 A JPH03142796 A JP H03142796A JP 1281033 A JP1281033 A JP 1281033A JP 28103389 A JP28103389 A JP 28103389A JP H03142796 A JPH03142796 A JP H03142796A
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- JP
- Japan
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- dram
- eeprom
- battery
- semiconductor memory
- Prior art date
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 13
- 238000000034 method Methods 0.000 title claims description 6
- 238000005265 energy consumption Methods 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 2
- 101100524644 Toxoplasma gondii ROM4 gene Proteins 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Read Only Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体記憶装置の制御方法に関し、特にＥＥ
ＰＲＯＭとＤＲＡＭの２種類の半導体記憶装置にデータ
の使用目的別によって振り分けて記憶させる制御方法に
関する。
ＰＲＯＭとＤＲＡＭの２種類の半導体記憶装置にデータ
の使用目的別によって振り分けて記憶させる制御方法に
関する。
従来、この種のバッテリーによりバックアップを行うこ
とが可能な半導体メモリを有する半導体記憶装置は、記
憶媒体にＲＡＭを使用しているが、ＳＲＡＭは記憶容量
が小さく、また、記憶容量の大きいＤＲＡＭでは、その
データ保存に対応するため大きなバッテリーを装備して
いた。
とが可能な半導体メモリを有する半導体記憶装置は、記
憶媒体にＲＡＭを使用しているが、ＳＲＡＭは記憶容量
が小さく、また、記憶容量の大きいＤＲＡＭでは、その
データ保存に対応するため大きなバッテリーを装備して
いた。
上述した従来のＤＲＡＭのみを使用した半導体記憶装置
は、電源切断時にデータを確保するためにバッテリを装
備する必要があり、また、近年の記憶装置は大容量化の
動向があるために、これに伴ってバックアップ時の消費
電力も増え、データ保障期間の大幅な減少となる。これ
を回避するにはバッテリを大きくする必要があるが、そ
の結果、外形が大きくなり、且つ、重量が重くなってコ
ストがかがるなどの欠点がある。
は、電源切断時にデータを確保するためにバッテリを装
備する必要があり、また、近年の記憶装置は大容量化の
動向があるために、これに伴ってバックアップ時の消費
電力も増え、データ保障期間の大幅な減少となる。これ
を回避するにはバッテリを大きくする必要があるが、そ
の結果、外形が大きくなり、且つ、重量が重くなってコ
ストがかがるなどの欠点がある。
また、ＳＲＡＭは消費電力が少なくて済むためバックア
ップには適しているが、記憶容量が小さいため、半導体
記憶装置の大容量化に対応するには大量のＳＲＡＭが必
要であり、これもＤＲＡＭと同様の欠点がある。
ップには適しているが、記憶容量が小さいため、半導体
記憶装置の大容量化に対応するには大量のＳＲＡＭが必
要であり、これもＤＲＡＭと同様の欠点がある。
本発明の半導体記憶装置の制御方法は、データを記憶す
るＥＥＰＲＯＭ及びＤＲＡＭと、上位装置との間でデー
タ信号及び制御情報信号の授受を行うと共に、前記デー
タ信号を前記ＥＥＰＲＯＭ及び前記ＤＲＡＭに書込み及
び読出しを行う制御手段とを備え、前記制御手段は前記
上位装置から受け取った判別コードにより前記ＥＥＰＲ
ＯＭ、又は前記ＤＲＡＭを選択して前記データ信号を書
込むことを特徴とする。
るＥＥＰＲＯＭ及びＤＲＡＭと、上位装置との間でデー
タ信号及び制御情報信号の授受を行うと共に、前記デー
タ信号を前記ＥＥＰＲＯＭ及び前記ＤＲＡＭに書込み及
び読出しを行う制御手段とを備え、前記制御手段は前記
上位装置から受け取った判別コードにより前記ＥＥＰＲ
ＯＭ、又は前記ＤＲＡＭを選択して前記データ信号を書
込むことを特徴とする。
次に、本発明について図面を参照して説明する。
第１図は本発明を実現するための一実施例を示すブロッ
ク図である。インタフェース制＃０２回路ｌは上位装置
（ホストコンピュータ）２との間でデータ信号および制
御授受を行い、判断回路３゜ＥＥＰＲＯＭ４及びＤＲＡ
Ｍ５との間でこれらの信号の伝達を行う、ホストコンビ
二−タ２は半導体記憶装置に書き込むデータが書き変え
回数が多いものく例えば、プログラムのソースファイル
等）か、又は書き変え回数の少ないものく例えば、シス
テムファイル等）を示す判別コードと一緒にインタフェ
ース制御回路１を介してデータを判断回路３へ転送する
。判断回路３はホストコンピュータから受け取った判別
コードにより、記憶媒体を選択してデータを書き込む。
ク図である。インタフェース制＃０２回路ｌは上位装置
（ホストコンピュータ）２との間でデータ信号および制
御授受を行い、判断回路３゜ＥＥＰＲＯＭ４及びＤＲＡ
Ｍ５との間でこれらの信号の伝達を行う、ホストコンビ
二−タ２は半導体記憶装置に書き込むデータが書き変え
回数が多いものく例えば、プログラムのソースファイル
等）か、又は書き変え回数の少ないものく例えば、シス
テムファイル等）を示す判別コードと一緒にインタフェ
ース制御回路１を介してデータを判断回路３へ転送する
。判断回路３はホストコンピュータから受け取った判別
コードにより、記憶媒体を選択してデータを書き込む。
そして、この判別コードが書き変え回数の少ないデータ
を示す場合は、ＲＯＭライタ８によりＥＥＰＲＯＭに書
き込み、書き変え回数の多いデータを示す場合は、ＤＲ
ＡＭ５に書き込む。また、書き込まれたデー１ｉＥＥＰ
ＲＯＭ４．ＤＲＡＭ５のいずれがらもインタフェース制
御回路１を介してホストコンピュータ２ヘデータを読み
出すことができる。
を示す場合は、ＲＯＭライタ８によりＥＥＰＲＯＭに書
き込み、書き変え回数の多いデータを示す場合は、ＤＲ
ＡＭ５に書き込む。また、書き込まれたデー１ｉＥＥＰ
ＲＯＭ４．ＤＲＡＭ５のいずれがらもインタフェース制
御回路１を介してホストコンピュータ２ヘデータを読み
出すことができる。
バッテリー６は電源切断時のＤＲＡＭ５をバックアップ
している。また、ＥＥＰＲＯＭ４は電気的に消去可能な
ので書き変え必要時にも対応できる。
している。また、ＥＥＰＲＯＭ４は電気的に消去可能な
ので書き変え必要時にも対応できる。
以上説明したように本発明はシステムプログラムやコマ
ンド等書き替えが頻繁でないものについてはＥＥＰＲＯ
Ｍを使用し、ＤＲＡＭの容量を減らすことによりバック
アップ用のバッテリーの消費電力が少なくなってバッテ
リーを小さくすることができる効果がある。従ってＤＲ
ＡＭのみを使用した半導体記憶装置と同一の記憶容量で
あって、バックアップのデータ保障期間が同等であるに
もかかわらず外形を小さく、且つ、重量を軽くしてコス
トを低減することができる効果がある。
ンド等書き替えが頻繁でないものについてはＥＥＰＲＯ
Ｍを使用し、ＤＲＡＭの容量を減らすことによりバック
アップ用のバッテリーの消費電力が少なくなってバッテ
リーを小さくすることができる効果がある。従ってＤＲ
ＡＭのみを使用した半導体記憶装置と同一の記憶容量で
あって、バックアップのデータ保障期間が同等であるに
もかかわらず外形を小さく、且つ、重量を軽くしてコス
トを低減することができる効果がある。
第１図は本発明を実現する一実施例を示すブロック図で
ある。 １・・・インタフェース制御回路、２・・・ホストコン
ピュータ、３・・・判断回路、４・・・ＥＥＰＲＯＭ、
５・・・ＤＲＡＭ、６・・・バッテリー、７・・・制御
装置、８・・・ＲＯＭライタ。
ある。 １・・・インタフェース制御回路、２・・・ホストコン
ピュータ、３・・・判断回路、４・・・ＥＥＰＲＯＭ、
５・・・ＤＲＡＭ、６・・・バッテリー、７・・・制御
装置、８・・・ＲＯＭライタ。
Claims (1)
- データを記憶するＥＥＰＲＯＭ及びＤＲＡＭと、上位
装置との間でデータ信号及び制御情報信号の授受を行う
と共に、前記データ信号を前記ＥＥＰＲＯＭ及び前記Ｄ
ＲＡＭに書込み及び読出しを行う制御手段とを備え、前
記制御手段は前記上位装置から受け取った判別コードに
より前記ＥＥＰＲＯＭ、又は前記ＤＲＡＭを選択して前
記データ信号を書込むことを特徴とする半導体記憶装置
の制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1281033A JPH03142796A (ja) | 1989-10-27 | 1989-10-27 | 半導体記憶装置の制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1281033A JPH03142796A (ja) | 1989-10-27 | 1989-10-27 | 半導体記憶装置の制御方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03142796A true JPH03142796A (ja) | 1991-06-18 |
Family
ID=17633356
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1281033A Pending JPH03142796A (ja) | 1989-10-27 | 1989-10-27 | 半導体記憶装置の制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03142796A (ja) |
-
1989
- 1989-10-27 JP JP1281033A patent/JPH03142796A/ja active Pending
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