JPH03140992A - 画像表示素子用回路基板 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、多数の画像表示素子を並べて情報を表示する
画像表示装置の端末部に使用される画像表示素子用回路
基板に関するものである。

［従来の技術］ 従来、画像表示装置の端末部では８〜１６個の画像表示
素子毎にサブＣＰＵが設けられ、端末部全体で３００〜
４００個のサブＣＰＵが設けられるとともに、このサブ
ＣＰＵ群がメインＣＰＵにより制御されるようになって
いた。そして、各サブＣＰＵとメインＣＰＵとの接続は
、配線を容易にし、メインＣＰＵの負荷を軽くするため
、１対１接続ではなく、第７図に示すように多数の基板
３１が物理的には枝状の配置で論理的には直列的な配置
（すなわち信号の流れが矢印のようになる）のいわゆる
デイシイチエイン方式の接続が採用されていた。

［発明が解決しようとする課題］ しかしながら、この接続方式では多数配置された枝状部
分のうち一部の枝状部分を基板３１の修理等のために取
り外した場合、その枝状部分より以遠の各基板３１には
信号が伝達されなくなる。

従って、修理等のため基板３１の一部を取り外す場合は
、予め接続用のケーブルを用意しておき、取り外した基
板３１より以遠の基板３１に信号が伝達されるように接
続する必要があった。

本発明は、上述した問題点を解決するためになされたも
のであり、多数のデイシイチエイン接続された基板の一
部を取り外した場合に、特に何ら手を加えなくとも残り
の部分が正常に動作する画像表示素子用回路基板を蝿供
することを目的としている。

し課題を解決するための手段］ この目的を達成するために本発明においては、前段から
の入力信号線と、前段への出力信号線と、次段への出力
信号線と、次段からの入力信号線と、前記次段への出力
信号線の信号と次段からの入力信号線の信号とが入力さ
れるとともに前記前段への出力信号線に出力端子が接続
されるＡＮＤゲートと、次段が接続されないとき前記Ａ
ＮＤゲートにおいて次段への出力信号線の信号と協同し
て論理１を作るためのプルアップ抵抗とを備えている。

［作用］ 本発明の画像表示素子用回路基板は、基本的には前段か
ら送られてきた入力信号を次段へ送り、次段から送られ
てきた入力信号を前段へ送る。次段になにも接続されて
いないときは、前段への出力信号線と次段への入力信号
線との間に設けられたＡＮＤゲートの一方の入力端子は
プルアップ抵抗により常にＨ（１）状態にあるため、Ａ
ＮＤゲートは単なるバッファとして働き、前段から送ら
れてきた入力信号は当該基板で信号の方向が折り返され
て、再び前段へと送られる。従って、多数の基板をデイ
シイチエイン方式で接続して画像表示装置の端末部を構
成した場合、多数配置された枝状部分のうち一部の枝状
部分を構成する基板を修理等のために取り外しても、残
りの部分に何ら支障なく信号が伝達される。

［実施例］ 以下、本発明を具体化した一実施例を第１〜５図を参照
して説明する。

第３図に示すように、画像表示装置の端末部はメインＣ
ＰＵＩからの信号を中継する中継基板２が幹になり、メ
インＣＰＵＩとの間でデータの授受を行うサブＣＰＵ３
　（第１図に図示）を備えたサブＣＰＵ基板４が枝とな
るツリー（木）構造となるように多数の基板２．４がデ
イシイチエイン方式でいもする式に接続されている。

第１図に示すように、サブＣＰＵ基板４には２個のサブ
ＣＰＵ３と、メインＣＰＵＩと各サブＣＰＵ３との間で
データを送るためのデータバス５と、そのデータバス５
の１ｆｉ−ｑを受けたりデータバス５に信号を送るため
のタイミングを与えるストローブ（ＳＴＢ）信号線６と
、戻り用ＳＴＢ信号線７と、コントロールバス８とが装
備されている。

データバス５には双方向パスバッファ９が接続されてい
る。コントロールバス８は双方向パスバッファ９の方向
を制御する方向制御用信号線８ａ（ＤＩＲ）と、リセッ
ト用信号線８ｂ（Ｒ８’Ｔ”）と、マスタークロック用
信号線８ｃ（ＭＣＬＫ＞と、メインＣＰＵＩに当該サブ
ＣＰＵ３がメインＣＰｔＪ１からのデータ信号を受信で
きない状態にあることを知らせる注意信号線８ｄ　（Ｂ
ＵＳＹ）とから構成されている。

ＳＴＢ信号線６にはＡＮＤゲートからなるストローブ信
号禁止ゲート（ＳＴＢ禁止ゲート）１０が接続され、Ｓ
　ＴＢ禁止ゲート１０はサブＣＰＵ３に設けられたＳ’
ＦＢ線制御端子Ｓ　Ｔ　Ｂ　ｃｔｒからの信号により、
ＳＴＢ信号線６内を伝わるＳＴＢ信号を次段に伝えるか
否かを決定するようになっている。ＳＴＢ信号線６が前
段からの入力信号線と次段への出力信号線として作用し
、戻り用ＳＴＢ信号線７が次段からの入力信号線と前段
への出力信号線として作用する。そして、戻り用ＳＴＢ
信号線７の次段側（第１図の下側）には、ＡＮＤゲート
１１が設けられている。ＡＮＤゲート１１の一方の入力
端子にはＳＴＢ信号線６からの分岐線が接続され、他方
の入力端子には一端が次段側に接続される戻り用ＳＴＢ
信号線７の他端が接続され、出力端子は一端が前段側に
接続される戻り用ＳＴＢ信号線７の他端に接続されてい
る。ＡＮＤゲート１１の入力端子に接続された戻り用Ｓ
ＴＢ信号線７には、次段が接続されないとき前記ＡＮＤ
ゲート１１においてＳ　Ｔ　Ｂ信号線６からの信号と協
同して論理１を作るための１ルアツブ抵抗１２が接続さ
れている。

中継基板２は第２図に示すように、データバス５、コン
トロールバス８及びＳ　’Ｔ’　Ｂ信号線６を備え、Ｓ
ＴＢ信号線６にＡＮＤゲート１１か設ｃＪられている。

サブＣＰＵ基板４の戻り用Ｓ　’Ｉ’　Ｂ信号線７か接
続されるＡＮＤゲート１１の一方の入力信号線１１ａに
はサブＣＰＵ基板４か接続されないときＳ　ＴＢ信号線
６からの信号と協同して論理１を作るためのプルアップ
抵抗１２が接続されている。

次に前記のように構成された回路基板を第３図に示す配
置にデイシイチエイン方式で接続した場合の作用を説明
する。なお、第３図ではＳ　’Ｉ”　Ｂ信号線６、戻り
用ＳＴＢ信号線７、ＡＮＤゲート１１及びプルアップ抵
抗１２以外は省略されている。

各サブＣＰＵ３に対応して設けられたＳＴＢ禁止ゲート
１０へは、各サブＣＰＵ３のアドレス設定時以外の通常
状態ではＳＴＢ線制御端子５ＴＢｃｔｒからＨ（１）信
号が出力され、ＳＴＢ信号線６に前段から入力された信
号は次段に出力される。

従って、第３図における信号の流れは第４図に示すよう
になる。すなわち、中継基板２及びサブＣＰＵ基板４は
物理的には枝状接続であるか、論理的には直列接続とな
っている。

第３図において最下段の２個のサブＣＰＵ基板４及び最
も右側の中継基板２では、次段にサブＣＰＵ基板４ある
いは中継基板２か接続されていないため、ＡＮＤゲート
１１の片側の入力がプルアップ抵抗１２の作用により常
にＨ（１）となっている。従って、第３図を書き直すと
第５図のようになる。すなわち、枝状に配置されたサブ
ＣＰＵ基板４はどの位置で接続が切り離されても、切り
離された位置に対応するＡＮＤケート１１において信号
がループ状に折り返されて前段の基板に伝達され、何ら
手を加えなくとも残りの部分か正常に動作する。又、逆
にサブＣＰＵ基板４を追加接続するだけで、論理的に信
号伝達ループを拡大することができる。

［実施例２］ 次に第２実施例を第６図に従って説明する。この実施例
ではサブＣＰＵ基板４の構成は前記実施例と同じである
が、中継基板２の構成が前記実施例と異なっている。す
なわち、前記実施例の中継基板２には戻り用ＳＴＢ信号
線７が装備されていなかったが、この実施例の中継基板
２には戻り用ＳＴＢ信号線７が装備されるとともに、戻
り用Ｓ１゛Ｂ信号線７の次段側（第６図の右側）には、
ＡＮＤゲート１１か設けられている。ＡＮＤゲート１１
の一方の入力端子にはＳＴＢ信号線６からの分岐線が接
続され、他方の入力端子に接続される戻り用ＳＴＢ信号
線７にはプル７゛ツブ抵抗１２が接続されている。

前記実施例ではメインｃｐｕｉから出力された信号はツ
リー構造の先端に向かって流れるが、ツリー構造の根元
すなわちメインＣＰＵＩに戻る方向には流れない。その
ため、信号をツリー構造の根元に戻す必要かある回路構
成には使用できない。

しかし、この実施例の中継基板２を使用した場合は、信
号をツリー構造の根元に戻すことができ適用範囲が拡が
る。

［発明の効果］ 以上詳述したことから明らかなように、本発明によれば
、多数のデイシイチエイン接続された基板の一部を取り
外した場合、取り外された基板と対応する基板の終端で
信号がループ状に折り返されるため、従来と異なり接続
ケーブルで基板同士を接続する等の手を加えなくとも残
りの部分が正常に動作するので、基板のメンテナンスが
容易となる。又、基板を追加するだけで論理的にループ
を拡大することができ、画像表示素子回路基板の配置変
更か容易となる。

【図面の簡単な説明】

第１〜５図は本発明を具体化した第１実施例を示すもの
であって、第１図はサブＣＰＵ基板の構成図、第２図は
中継基板４の構成図、第３図は各基板の結合状態を示す
概略図、第４図は第３図における信号の流れを示す概略
図、第５図は第３図を書き直した状態を示す概略図、第
６図は第２実施例の各基板の結合状態を示す概略図、第
７図は０ デイシイチエイン方式で接続された基板における信号の
流れを示す概略図である。 図中、２は中継基板、３はサブＣＰＵ、４はサブＣＰＵ
基板、５はデータバス、６は前段からの入力信号線及び
次段への出力信号線としてのＳＴＢ信号線、７は次段か
らの入力信号線及び前段への出力信号線としての戻り用
Ｓ　’Ｉ’　Ｂ信号線、１１はＡＮＤゲート、１２はプ
ルアップ抵抗である。

Claims (1)

【特許請求の範囲】
1. １、前段からの入力信号線（６）と、前段への出力信号
   線（７）と、次段への出力信号線（６）と、次段からの
   入力信号線（７）と、前記次段への出力信号線（６）の
   信号と次段からの入力信号線（７）の信号とが入力され
   るとともに前記前段への出力信号線（７）に出力端子が
   接続されるＡＮＤゲート（１１）と、次段が接続されな
   いとき前記ＡＮＤゲート（１１）において次段への出力
   信号線（６）の信号と協同して論理１を作るためのプル
   アップ抵抗（１２）とを備えたことを特徴とする画像表
   示素子用回路基板。