CN100525153C - 多任务器结构的基础组件及对应多任务器组件 - Google Patents

多任务器结构的基础组件及对应多任务器组件 Download PDF

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Abstract

本发明涉及多任务器结构的基础组件及对应多任务器组件。一种分割多任务器结构，可以用来取代一三态总线，包括：节点组件(2)，其乃是利用使互连节点(2)间不致发生反馈的方式加以实施。为达此目的，各个节点(2)天生具有至少一免于反馈的连接端(Bi、Bo)。

Description

多任务器结构的基础组件及对应多任务器组件
技术领域
本发明涉及一种多任务器结构的基础组件，其具有多个连接点，各该连接点包含一信号输入及一信号输出，及具有信号分布装置，该信号分布装置与该信号输入及该信号输出通信，以传送在一连接点的一信号输出上的一信号到至少一信号输出。该基础组件可以用来建立一多任务器结构，及具有多个此类基础组件的一种多任务器结构，其特别可以用来取代一三态总线。
背景技术
一个三态总线最好应用于不同接口设备或数据传输及数据接收单元间的数据交换。因此，此三态总线的可能应用范围遍及，举例来说，计算机或芯片技术等等。
在许多设计中，此三态总线利用一级联(cascaded)多任务器结构加以取代，其中，这些耦接数据传输及数据接收单元的所有总线或数据信号均必须流经此级联的最后一级。图4表示一对应的实施例。如图4所示，多个数据传输及数据接收单元1(以下简称为“模块”)利用或(OR)逻辑门7、以级联方式进行互连。各个模块1具有一数据输入IN，经此，一对应的特定模块(module-specific)数据信号便可以供应至此三态总线或多任务器结构。为此目的，在图4中，各个模块1利用一与(and)逻辑门6加以表示，其一输入端供应以此数据输入信号IN、另一端供应以一致能信号EN，用以使此对应数据信号IN之互连或输出可以透过此致能信号加以控制。这些连接模块1的所有数据信号必须流经所述级联的最后一级。随即，此最后一级便可以将此多任务器结构的所有输入信号IN回传至这些驱动模块1的输入。此级联多任务器结构关连的一主要缺点是：所有输入信号IN均必须收敛于此电路布局的一中心点，并且必须由此、再经缓冲器8绕回所有耦接模块1，其可能会导致不利的负载分布。因此，一高单元密度(“路径拥塞(routing congestion)”)便会在此电路布局的中心点发生，并且亦需要图4所示的这些缓冲器8，其共同形成一所谓的“缓冲器树状结构(buffer tree)”。
发明内容
本发明的主要目的是产生一替代多任务器结构的一种基础组件及具有多个此类基础组件的一种多任务器结构，其可以用来取代一个三态总线、并避免与使用一级联多任务器关连的缺点，特别是此电路内的不利负载分布。
本发明的上述目的利用具有以下特征的技术方案的基础组件、或利用多个所述基础组件的多任务器结构加以达成。从属权利要求用以定义本发明的较佳及有利实施例。
根据本发明的一种多任务器结构的基础组件装置，其具有多个连接点，各该连接点包含一信号输入及一信号输出，及具有信号分布装置，该信号分布装置与该信号输入及该信号输出通信，以传送在一连接点的一信号输出上的一信号到至少一信号输出，由此，该信号分布装置具体化为：对于至少一特定连接点而言，避免在一特定连接点的信号输入上的一信号传送至相同特定连接点的信号输出，且对于至少另一连接点而言，传输在该另一连接点的信号输入的一信号至相同连接点的信号输出，且该信号分布装置具体化为：传送在该特定连接点的信号输入的该信号至所有其它连接点的信号输出，并且传送在另一连接点的一信号输入的一信号至该特定连接点的信号输出。
根据本发明的一种多任务器结构装置，具有多个基础组件装置及多个传输/接收单元耦接至所述基础组件装置，用以经由所述基础组件装置彼此交换数据，其中，各个基础组件装置具有多个连接点，每一连接点在各例中具有一数据输入及一数据输出，且各个基础组件装置具有数据分布装置，用来与个别数据输入及数据输出通信，用以传送在一连接点的一数据输入的一数据信号到至少一数据输出，且其中，该数据分布装置具体化为：对于至少一特定连接点而言，避免该特定连接点的数据输入的一数据信号传送至相同特定连接点的数据输出，及对于至少另一连接点而言，传送在该另一连接点的信号输入的一信号至相同另一连接点的信号输出。
根据本发明，提出一种基础或节点组件，其可以用来建立一分割的多任务器结构。此基础组件具有多个连接点，其在各例中分别具有一信号输入及一信号输出。同时，此基础组件利用下列方式实施，用以使这些连接点或连接端的至少一连接点或连接端免于反馈耦合，且这些连接点之至少另一连接点具有反馈耦合，用以使另一基础或节点组件可以耦接至此连接点。这可以利用适当之逻辑电路装置加以实现，用以确保：至少一连接点免于反馈耦合、且至少另一连接点具有反馈耦合。
通过此类基础或节点组件，利用相同方式建立的节点串连(chain)便可以形成，并且，多个数据输入及数据输出单元或模块亦可以再度耦接。这些个别节点组件最好是利用下列方式实施，用以使各个节点输出总是能够驱动相同数目的数据输入，其可以导致极有利的负载分布。另外，有利的电性特征(较小的驱动器，没有导因于部分重迭的短期超载)亦可以用以得到，并且伴随着简易的处理步骤(同质建立的组件，利用标准方法的时序验证)及有利的布局行为(规则的单位密度)。同时，不需要免于反馈耦合的连接点亦可以设计为具有反馈耦合，用以使此基础组件的成本能够降低。
利用本发明的多任务器结构，便可以进一步提出彼此互连的两基础组件，用以使各个基础组件能够经由没有反馈耦合的一连接点，耦接至另一基础组件。利用此方式，没有反馈耦合的两连接点便可以永远界于两基础组件之间。
特别是，本发明适用于有一芯片上(on-chip)三态总线的芯片包装。当然，本发明亦可以适用于其它范围的任何应用，其中，具有多个数据传输及数据接收单元(“模块”)的一个多任务器便可以用来取代一个三态总线。
附图说明
本发明配合所附图式，并基于多个较佳实施例进一步详细说明如下，其中：
图1表示根据本发明一较佳实施例的基础或节点组件的结构及互连；
图2表示一分割的多任务器结构，其包括多个图1所示的节点组件，用以取代根据本发明一较佳实施例的一态总线；
图3表示具有反馈耦合的节点组件的结构及互连；以及
图4表示已知技术的一级联多任务器结构。
具体实施方式
在进一步处理图1及图2的本发明较佳实施例前，首先，配合图3说明一节点结构，其形成本发明的基础，但却在两节点间的一连接点上具有多余的反馈耦合。
如图3所示，各个节点或基础组件2具有四个连接点或连接端，在此例中一信号输入Ai、Bi、Ci、Di及一信号输出Ao、Bo、Co、Do。在各例中，模块1可以耦接至个别连接端，在关注那些基本数据传输及数据接收单元的例子中，其经由所示的节点或多任务器结构在彼此间交换数据。这些节点2利用下列方式实施，用以使一个连接端口接收的一信号能够传送至所有四个连接端口的数据输出。一节点2的一简易结构可以利用一四输入的或(OR)逻辑门加以实现。然而，在图3所示的例子中，一节点2则是利用一四输入的与(and)逻辑门加以实现，用以使这些连接模块1对于此总线能够呈现一休眠驱动逻辑“1”的状态。这是由于各个模块1均具有一或(OR)逻辑门，其输入端分别供应以对应的数据输入信号IN及一致能信号EN，因此，此致能信号EN在各例中于一低位准启动。在各例中，这些模块1仅能够在启动状态下传送一逻辑“0”至此总线。
如图3所示，利用这种方式建立的节点2加以耦接，图3虚线所示的一反馈耦合回路可以在模块1耦接的那些连接端上得到，用以传输一连接端口的数据输入信号至耦接另一连接端口的一模块1，进而做为一数据输出信号。然而，图3所示节点结构的缺点是：两节点2可能会因此反馈耦合而无法互连(因为得到的总线并不会经由这种方式形成的逻辑回路发生作用)，这点亦可以通过图3左侧节点2的连接端Bo、Bi及右侧节点2的连接端Do、Di加以佐证。
在图1中，对根据本发明的多个互连节点2加以说明，用以克服先前所述的问题，其实施方式是：使各个节点2具有一免于反馈耦合的连接端，其可以进一步耦接另一节点2。由此，便可以建立一节点网络。有关于一分割总线或分割多任务器结构的节点2的互连，必须确认：在各例中，至少有一免于反馈耦合的连接端永远界于两相邻节点2之间，且此模块1耦接至具有反馈耦合的连接端。在图1中，在各例中的这些节点2的免于反馈耦合连接端利用一虚线加以表示，并且，在各例中具有此信号输入Bi及此信号输出Bo。其它的所有连接端Ai、Ao、Ci、Co及Di、Do则均会具有一反馈耦合。
在图1所示的实施例中，这些连接端Bi、Bo是因为建议的一四输入与(and)逻辑门4而免于反馈耦合，其供应以所有连接端口的输入信号，由以使此四输入与(and)逻辑门4的输出信号仅会传送至信号输出Ao、Co、Do，然而却不会传送至信号输出Bo。另外，亦加入一个三输入的与(and)逻辑门，其输入耦接至具有反馈耦合的这些连接端口的信号输入Ai、Ci、Di，用以使此三输入与(and)逻辑门5的输出信号能够驱动没有反馈耦合的连接端口的信号输出Bo。利用这种方法，便可以确认：在两相邻节点2间之连接点(亦即：在一节点的连接端Bi、Bo及另一节点的连接端Di、Do间)不会发生反馈耦合。
诚如图3所示的例子，其亦有关于图1所示发明的实施例，这些节点2的内部结构是利用与(and)逻辑门4、5加以实现，用以使休眠状态的连接模块1必须传输一逻辑“1”至此总线。其次，这仍然可以利用一或(OR)逻辑门3的方式加以达成，其除了个别数据输入信号IN外，亦可以接收一致能信号EN，其启动于一低位准。在各例中，仅有启动的模块1才能够传输一逻辑“0”至此总线。
当然，亦可以实现一等效电路，其中，这些节点2是利用或(OR)逻辑门加以建立。同样地，具有更多或更少连接端的节点2亦当然可以做到，然而，仍然必须要确认：至少有一连接端免于反馈耦合。
如先前所述，具有分散负载的一种多任务器结构(“分割多任务器结构”)可以利用本发明实施的节点2加以形成，用以避免本文开头所提到的缺点，因为串连可以经由利用相同方式建立的节点2加以实现，用以使各个节点输出能够永远驱动相同数目的输入。相关于本实施例，各个节点2具有四连接端，其在各例中具有一数据输入及一数据输出，用以进一步耦接节点2或模块1。由于这些模块1间的操作时间取决于串联节点2的数目，因此应该要选择一对应的有利节点拓扑(topology)。
图2表示此一有利节点拓扑的例子，其可以用以建立一分割的多任务器结构。这些节点2的连接端，其免于反馈耦合的，在各例中再次以虚线表示。

Claims (13)

1.一种多任务器结构的基础组件装置，其具有多个连接点，各该连接点包含一信号输入(Ai、Bi、Ci、Di)及一信号输出(Ao、Bo、Co、Do)，及具有信号分布装置，该信号分布装置与该信号输入及该信号输出通信，以传送在一连接点的一信号输出上的一信号到至少一信号输出，由此，该信号分布装置具体化为：对于至少一特定连接点而言，避免在一特定连接点的信号输入(Bi)上的一信号传送至相同特定连接点的信号输出(Bo)，且对于至少另一连接点而言，传输在该另一连接点的信号输入(Ai、Ci、Di)的一信号至相同连接点的信号输出(Ao、Co、Do)，且该信号分布装置具体化为：传送在该特定连接点的信号输入(Bi)的该信号至所有其它连接点的信号输出(Ao、Co、Do)，并且传送在另一连接点的一信号输入(Ai、Ci、Di)的一信号至该特定连接点的信号输出(Bo)。
2.如权利要求1所述的基础组件装置，其特征在于：该基础组件装置具有四个连接点，其在各例中具有一信号输入(Ai、Bi、Ci、Di)及一信号输出(Ao、Bo、Co、Do)。
3.如权利要求1所述的基础组件装置，其特征在于：该信号分布装置具有一第一逻辑电路，其连接所有连接点的信号输入(Ai、Bi、Ci、Di)至不对应于该特定连接点的所述连接点的信号输出(Ao、Co、Do)。
4.如权利要求3所述的基础组件装置，其特征在于：该信号分布装置具有一第二逻辑电路(5)，其连接不对应于该特定连接点的所述连接点的信号输入(Ai、Ci、Di)，至该特定连接点的信号输出(Bo)。
5.如权利要求4所述的基础组件，其特征在于：该第一逻辑电路及/或该第二逻辑电路为一与逻辑门或一或逻辑门电路。
6.一种多任务器结构装置，具有多个基础组件装置及多个传输/接收单元耦接至所述基础组件装置，用以经由所述基础组件装置彼此交换数据，其中，各个基础组件装置具有多个连接点，每一连接点具有一信号输入(Ai、Bi、Ci、Di)及一信号输出(Ao、Bo、Co、Do)，且各个基础组件装置具有数据分布装置，用来与个别信号输入及信号输出通信，用以传送在一连接点的一信号输入的一数据信号到至少一信号输出，且其中，该数据分布装置具体化为：对于至少一特定连接点而言，避免该特定连接点的信号输入(Bi)的一数据信号传送至相同特定连接点的信号输出(Bo)，及对于至少另一连接点而言，传送在该另一连接点的信号输入(Ai、Ci、Di)的一信号至相同另一连接点的信号输出(Ao、Co、Do)。
7.如权利要求6所述的多任务器结构装置，其特征在于：所述基础组件装置具有四个连接点，其具有一信号输入(Ai、Bi、Ci、Di)及一信号输出(Ao、Bo、Co、Do)。
8.如权利要求6所述的多任务器结构装置，其特征在于：该数据分布装置具有一第一逻辑电路，其连接所有连接点的信号输入(Ai、Bi、Ci、Di)至不对应于该特定连接点的所述连接点的信号输出(Ao、Co、Do)。
9.如权利要求8所述的多任务器结构装置，其特征在于：该数据分布装置具有一第二逻辑电路(5)，其连接不对应于该特定连接点的所述连接点的信号输入(Ai、Ci、Di)，至该特定连接点的信号输出(Bo)。
10.如权利要求9所述的多任务器结构装置，其特征在于：该第一逻辑电路及/或该第二逻辑电路为一与逻辑门或一或逻辑门电路。
11.如权利要求6所述的多任务器结构装置，其特征在于：两基础组件经由至少一特定连接点彼此互连。
12.如权利要求6所述的多任务器结构装置，其特征在于：一传输/接收单元耦接至并不对应于所述特定连接点的一基础组件的连接点。
13.如权利要求6所述的多任务器结构，其特征在于：两连接的基础组件利用一连接点互连耦接，由此，该数据分布装置避免在该连接点的信号输入(Bi)上的一数据信号传送至该连接点的信号输出(Bo)。
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