JPH03139050A - 通信制御装置 - Google Patents
通信制御装置Info
- Publication number
- JPH03139050A JPH03139050A JP1278197A JP27819789A JPH03139050A JP H03139050 A JPH03139050 A JP H03139050A JP 1278197 A JP1278197 A JP 1278197A JP 27819789 A JP27819789 A JP 27819789A JP H03139050 A JPH03139050 A JP H03139050A
- Authority
- JP
- Japan
- Prior art keywords
- data
- communication control
- external maintenance
- cpu
- serial input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004891 communication Methods 0.000 title claims abstract description 49
- 238000012423 maintenance Methods 0.000 claims abstract description 33
- 238000012546 transfer Methods 0.000 claims abstract description 9
- 238000012544 monitoring process Methods 0.000 claims description 7
- 230000010365 information processing Effects 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 3
- 239000013256 coordination polymer Substances 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 102100030551 Protein MEMO1 Human genes 0.000 description 1
- 101710176845 Protein MEMO1 Proteins 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
Landscapes
- Communication Control (AREA)
- Maintenance And Management Of Digital Transmission (AREA)
- Computer And Data Communications (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は情報処理における通信制御に利用する。
本発明は外部保守装置と直接接続できる複数の回線を有
する通信制御装置に関する。
する通信制御装置に関する。
本発明は情報処理装置と回線対応装置に接続された複数
の通信制御用プロセッサを有する通信制御装置において
、 通信回線を介して通常の通信処理を行うシリアル入出力
インタフェースとは別に、外部保守装置と接続するシリ
アル入出力インタフェースをそれぞれの通信制御用プロ
セッサに備えることにより、信号線を切り替えずに監視
制御を行えるようにし、外部保守のためのハードウェア
量を軽減できる。ようにしたものである。
の通信制御用プロセッサを有する通信制御装置において
、 通信回線を介して通常の通信処理を行うシリアル入出力
インタフェースとは別に、外部保守装置と接続するシリ
アル入出力インタフェースをそれぞれの通信制御用プロ
セッサに備えることにより、信号線を切り替えずに監視
制御を行えるようにし、外部保守のためのハードウェア
量を軽減できる。ようにしたものである。
従来この種の通信制御装置は、外部保守装置とのインタ
フェース機能を備えていないものか、または通信制御用
プロセッサの全信号を外部保守装置に切り替えるように
構成されたものであった。
フェース機能を備えていないものか、または通信制御用
プロセッサの全信号を外部保守装置に切り替えるように
構成されたものであった。
上述した従来の通信制御装置は、複数の通信制御用プロ
セッサに対して信号線を切り替えて出力するためにハー
ドウェア量が大きくなる欠点があった。
セッサに対して信号線を切り替えて出力するためにハー
ドウェア量が大きくなる欠点があった。
本発明はこのような欠点を除去するもので、外部保守の
だめのハードウェア量を軽減できる装置を提供すること
を目的とする。
だめのハードウェア量を軽減できる装置を提供すること
を目的とする。
本発明は、ホストインタフェースバスを介して情報処理
装置に接続され、複数の通信制御用プロセッサを備え、
それぞれの通信制御用プロセッサが通信回線を介して情
報転送を行うシリアル入出力インタフェースに接続され
た通信制御装置において、上記複数の通信制御用プロセ
ッサに、外部保守装置と監視用の情報転送を行う別のシ
リアル入出力インタフェースを備えたことを特徴とする
。
装置に接続され、複数の通信制御用プロセッサを備え、
それぞれの通信制御用プロセッサが通信回線を介して情
報転送を行うシリアル入出力インタフェースに接続され
た通信制御装置において、上記複数の通信制御用プロセ
ッサに、外部保守装置と監視用の情報転送を行う別のシ
リアル入出力インタフェースを備えたことを特徴とする
。
回線対応装置との通常の通信処理は既存のシリアル入出
力インタフェースを介して行い、外部保守装置との情報
転送はそれぞれの通信制御用プロセッサに別個に設けら
れたシリアル入出力インタフェースを介して行う。
力インタフェースを介して行い、外部保守装置との情報
転送はそれぞれの通信制御用プロセッサに別個に設けら
れたシリアル入出力インタフェースを介して行う。
これにより、信号線を切り替えることなく外部保守装置
による監視制御を行うことができ、外部保守のために必
要とされるハードウェア量を軽減することができる。
による監視制御を行うことができ、外部保守のために必
要とされるハードウェア量を軽減することができる。
次に、本発明実施例を図面に基づいて説明する。
第１図は本発明実施例の全体構成を示すブロック図であ
る。
る。
本発明実施例の全体構成は、ホストインタフェースバス
１０を介して情報処理装置２０に接続され、複数の通信
制御用プロセッサ（ＣＰＵ） １−１〜１−ｎを備え
、それぞれの通信制御プロセッサ１−ｉ−ｉ−ｎが通信
回線１３−１〜１３− ｎを介して通常の情報転送を行
うシリアル入出力インタフェース（ＳＩＯ）２−１〜２
−ｎに接続される。またそれぞれの通信制御用プロセッ
サ１−１〜１−ｎには図外の外部保守装置と信号線１１
−１〜１１ｎを介して監視用の情報転送を行う別のシリ
アル入出力インタ７エース（ＳＩＯ）３ １〜３ ｎ
を備える。
１０を介して情報処理装置２０に接続され、複数の通信
制御用プロセッサ（ＣＰＵ） １−１〜１−ｎを備え
、それぞれの通信制御プロセッサ１−ｉ−ｉ−ｎが通信
回線１３−１〜１３− ｎを介して通常の情報転送を行
うシリアル入出力インタフェース（ＳＩＯ）２−１〜２
−ｎに接続される。またそれぞれの通信制御用プロセッ
サ１−１〜１−ｎには図外の外部保守装置と信号線１１
−１〜１１ｎを介して監視用の情報転送を行う別のシリ
アル入出力インタ７エース（ＳＩＯ）３ １〜３ ｎ
を備える。
通常の情報転送を行うシリアル入出力インタフェース２
−１〜２−ｎは信号線１２−１〜１２−ｎを介して図外
の回線対応装置に接続される。
−１〜２−ｎは信号線１２−１〜１２−ｎを介して図外
の回線対応装置に接続される。
第２図は本発明実施例の構成を示すブロック図である。
各通信制御用プロセッサ（ＣＰＵ）１−１〜ｌ−ｎに係
る構成はすべて同等であるため、ここでは通信制御用プ
ロセッサ（ＣＰＵ）１−１に係る構成について説明する
。
る構成はすべて同等であるため、ここでは通信制御用プ
ロセッサ（ＣＰＵ）１−１に係る構成について説明する
。
本発明実施例は、ホストインタフェースバス１０にＣＰ
Ｕデータバス１００がバスドライバ１１３を介して接続
される。このＣＰＵデータバス１００にはＣＰＵデータ
バス制御回路１０１が接続され、さらにシリアル入出力
インタフェース３−１、通信制御用プロセッサ（ＣＰＵ
）１−１、この通信制御用プロセッサ（ＣＰＵ）１−１
の動作プログラムおよび制御データが格納されたメモ１
Ｊ１０２、および図外の回線対応装置に信号線１２−１
を介して接続されるシリアル入出力インタフェース（Ｓ
Ｉ ０）２−１がバスドライバ１１０．１１１．１１
２および１１４を介して接続される。
Ｕデータバス１００がバスドライバ１１３を介して接続
される。このＣＰＵデータバス１００にはＣＰＵデータ
バス制御回路１０１が接続され、さらにシリアル入出力
インタフェース３−１、通信制御用プロセッサ（ＣＰＵ
）１−１、この通信制御用プロセッサ（ＣＰＵ）１−１
の動作プログラムおよび制御データが格納されたメモ１
Ｊ１０２、および図外の回線対応装置に信号線１２−１
を介して接続されるシリアル入出力インタフェース（Ｓ
Ｉ ０）２−１がバスドライバ１１０．１１１．１１
２および１１４を介して接続される。
第３図はホスト実施例に係る外部保守装置の構成を示す
ブロック図である。外部保守装置はセレクタ２００およ
びこのセレクタ２００に選択指示を与えるスイッチ２０
１を備え、セレクタ２００は信号線１１−１〜１１−ｎ
を介してシリアル入出力インタフ、−ス（ＳＩＯ）３−
１〜３−ｎに接続され、さらにシリアルデータ信号線２
１０を介して保守用端子２０２に接続される。
ブロック図である。外部保守装置はセレクタ２００およ
びこのセレクタ２００に選択指示を与えるスイッチ２０
１を備え、セレクタ２００は信号線１１−１〜１１−ｎ
を介してシリアル入出力インタフ、−ス（ＳＩＯ）３−
１〜３−ｎに接続され、さらにシリアルデータ信号線２
１０を介して保守用端子２０２に接続される。
次に、このように構成された本発明実施例の動作につい
て説明する。
て説明する。
通信制御用プロセッサ（ＣＰＵ）１−１と図外の回線対
応装置との間で行われる通常のデータ通信の場合は、通
信制御プロセッサ（ＣＰＵ）ｉｌからのデータがバスド
ライバ１１１によりＣＰＵデータバス１００に送信され
、このＣＰＵデータバス１００に送信されたデータはバ
スドライバ１１４によりシリアル入出力インタフェース
２−１および信号線１２−１を介して図外の回線対応装
置に送信される。
応装置との間で行われる通常のデータ通信の場合は、通
信制御プロセッサ（ＣＰＵ）ｉｌからのデータがバスド
ライバ１１１によりＣＰＵデータバス１００に送信され
、このＣＰＵデータバス１００に送信されたデータはバ
スドライバ１１４によりシリアル入出力インタフェース
２−１および信号線１２−１を介して図外の回線対応装
置に送信される。
ＣＰＵデータバス１００およびバスドライバ１１４は、
通信制御用プロセッサ（ＣＰＵ）１−１の動作に応じて
ＣＰＵデータバス制御回路１０１により制御される。
通信制御用プロセッサ（ＣＰＵ）１−１の動作に応じて
ＣＰＵデータバス制御回路１０１により制御される。
次に、本発明の特徴とするところの外部保守装置との通
信の場合について説明する。
信の場合について説明する。
通信制御用プロセッサ（ＣＰＵ）１−１がメモリ１０２
に格納された動作プログラムおよび制御データにした
がって、外部保守装置へのデータを送信する。バスドラ
イバ１１１がＣＰＵデータバス制御回路１０１の制御に
よりそのデータをＣＰＵデータバス１００に送信し、バ
スドライバ１１０がシリアル入出力インタフェース３−
１に送信する。
に格納された動作プログラムおよび制御データにした
がって、外部保守装置へのデータを送信する。バスドラ
イバ１１１がＣＰＵデータバス制御回路１０１の制御に
よりそのデータをＣＰＵデータバス１００に送信し、バ
スドライバ１１０がシリアル入出力インタフェース３−
１に送信する。
シリアル入出力インタフェース３−１はそのデータを信
号線１１−１を介して外部保守装置に送信する。外部保
守装置ではセレクタ２００がスイッチ２０１からの選択
指示を受けて、どの通信制御用プロセッサから送信され
たものであるかを選択し、そのデータを保守用端子２０
２に中継送信する。保守用端末２０２はそのデータに基
づき所定の保守プログラムを実行する。
号線１１−１を介して外部保守装置に送信する。外部保
守装置ではセレクタ２００がスイッチ２０１からの選択
指示を受けて、どの通信制御用プロセッサから送信され
たものであるかを選択し、そのデータを保守用端子２０
２に中継送信する。保守用端末２０２はそのデータに基
づき所定の保守プログラムを実行する。
このように通常の通信制御動作はシリアル入出力インタ
フェース２−１〜２−ｎを介して行われ、図外の外部保
守装置とのデータ転送は通信制御用プロセッサ１−１〜
ｌ−ｎに備えられたシリアル入出力インタフェース３−
１〜３−ｎを介して制御および状態監視が行われるため
に信号線の切り替えが不要となる。
フェース２−１〜２−ｎを介して行われ、図外の外部保
守装置とのデータ転送は通信制御用プロセッサ１−１〜
ｌ−ｎに備えられたシリアル入出力インタフェース３−
１〜３−ｎを介して制御および状態監視が行われるため
に信号線の切り替えが不要となる。
また、シリアル人８カインタフェース３−１〜３−ｎに
接続された外部保守装置を回線対応装置に置き換えるこ
とにより、回線数を２倍にする構成も容易に実現するこ
とができる。
接続された外部保守装置を回線対応装置に置き換えるこ
とにより、回線数を２倍にする構成も容易に実現するこ
とができる。
以上説明したように本発明によれば、通信制御用プロセ
ッサに内蔵されたシリアル入出力インタフェースを介し
て外部保守装置とのデータ転送を行うことにより、信号
線を切り替えることなく外部保守装置による監視制御を
行うことができ、外部保守のために必要とされるハード
ウェア量を軽減することができる効果がある。
ッサに内蔵されたシリアル入出力インタフェースを介し
て外部保守装置とのデータ転送を行うことにより、信号
線を切り替えることなく外部保守装置による監視制御を
行うことができ、外部保守のために必要とされるハード
ウェア量を軽減することができる効果がある。
第１図は本発明実施例の全体構成を示すブロック図。
第２図は本発明実施例の構成を示すブロック図。
第３図は本発明実施例に係る外部保守装置の構成を示す
ブロック図。 １−１〜ｌ−ｎ・・・通信制御用プロセッサ（ＣＰＵ）
、２−１〜２−ｎ、 ３−１〜３−ｎ・・・シリアル
入出力インタフェース（ＳＩＯ）、１０・・・ホストイ
ンタフェースバス、１１−１〜１１−ｎ、１２−１〜１
２− ｎ−・・信号線、１３−１〜１３− ｎ ・・・
通信回線、２０・・・情報処理装置、１００・・・ＣＰ
Ｕデータバス、１０１・・・ＣＰＵデータバス制御回路
、１０２・・・メモリ、１１０．１１１．１１２．１１
３．１１４・・・バスドライバ、２００・・・セレクタ
、２０１・・・スイッチ、２０２・・・保守用端末、２
１０・・・シリアルデータ信号線。
ブロック図。 １−１〜ｌ−ｎ・・・通信制御用プロセッサ（ＣＰＵ）
、２−１〜２−ｎ、 ３−１〜３−ｎ・・・シリアル
入出力インタフェース（ＳＩＯ）、１０・・・ホストイ
ンタフェースバス、１１−１〜１１−ｎ、１２−１〜１
２− ｎ−・・信号線、１３−１〜１３− ｎ ・・・
通信回線、２０・・・情報処理装置、１００・・・ＣＰ
Ｕデータバス、１０１・・・ＣＰＵデータバス制御回路
、１０２・・・メモリ、１１０．１１１．１１２．１１
３．１１４・・・バスドライバ、２００・・・セレクタ
、２０１・・・スイッチ、２０２・・・保守用端末、２
１０・・・シリアルデータ信号線。
Claims (1)
- 【特許請求の範囲】 １、ホストインタフェースバスを介して情報処理装置に
接続され、複数の通信制御用プロセッサを備え、それぞ
れの通信制御用プロセッサが通信回線を介して情報転送
を行うシリアル入出力インタフェースに接続された通信
制御装置において、上記複数の通信制御用プロセッサに
、外部保守装置と監視用の情報転送を行う別のシリアル
入出力インタフェースを備えた ことを特徴とする通信制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1278197A JPH03139050A (ja) | 1989-10-24 | 1989-10-24 | 通信制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1278197A JPH03139050A (ja) | 1989-10-24 | 1989-10-24 | 通信制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03139050A true JPH03139050A (ja) | 1991-06-13 |
Family
ID=17593950
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1278197A Pending JPH03139050A (ja) | 1989-10-24 | 1989-10-24 | 通信制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03139050A (ja) |
-
1989
- 1989-10-24 JP JP1278197A patent/JPH03139050A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6549966B1 (en) | Data routing device and system | |
| JPS63316538A (ja) | ロ−カルエリアネツトワ−クシステム | |
| CN85109274A (zh) | 设备控制器的接口装置 | |
| JPS6115263A (ja) | 処理装置間指令転送制御方式 | |
| JPH077955B2 (ja) | データ通信制御装置 | |
| KR100229897B1 (ko) | 직접 메모리 억세스 전송방법에 따른 타이밍 모드선택장치 | |
| JPH03139050A (ja) | 通信制御装置 | |
| JP2564550B2 (ja) | 統合交換機 | |
| JP2695773B2 (ja) | マルチｃｐｕ制御方式 | |
| JP2000244585A (ja) | バスインタフェース回路 | |
| JPS627245A (ja) | ロ−カルエリアネツトワ−クの端末通信方式 | |
| JPS63141429A (ja) | パケツト多重化装置 | |
| JPS63143639A (ja) | システム監視装置 | |
| JPS63133738A (ja) | デ−タ交換システムの外部制御方式 | |
| JPS6077255A (ja) | 複数バス制御方式 | |
| JPS59216348A (ja) | 通信制御装置 | |
| JPS5985541A (ja) | コンソ−ル装置 | |
| JP2712302B2 (ja) | データ通信保守方式 | |
| JPH04107607A (ja) | シーケンス制御装置 | |
| KR940004739B1 (ko) | NT1(Network Termination 1)의 제어모니터 장치 | |
| JP4160778B2 (ja) | モータ制御装置 | |
| JP2623521B2 (ja) | 分散処理形電子交換機 | |
| JPH0225963A (ja) | プロセッサ間通信方式 | |
| JPS58202643A (ja) | 通信バスル−ト制御方式 | |
| JPH04142648A (ja) | データ転送処理方式 |