JPH03139020A - ワードごとの直列並列変換用回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、直列から並列に連続したｎビットワードから
なるビットシーケンスを変換する回路装置に関する。

［従来技術］ このタイプの回路装置は例えばドイツ国特許第３５０１
６７４号明細書によって知られている。

そこに示された回路装置は、直列並列変換器（第２図に
おける７０）の他に直列並列変換器がワードごとに直列
から並列に連続したｎビットワードからなる入力ビット
シーケンスを変換するように、すなわち各場合にその並
列出力で完全なワードを送るように同期する同期回路を
含む。直列並列変換器によって出力されたワードに基づ
いて、同期回路は連続的に受信されたｎビットワードが
支配されるコードルールを検査し、それが直列並列変換
器によって出力されるｎビットのビットグループ中にコ
ードエラーを発見しなくなるまで、例えば入力ビットシ
ーケンスのビットクロックの１クロックパルス期間だけ
連続的に可能な複数回直列並列変換器の動作クロック位
相をシフトする。

これは、これらのビットグループが実際にｎビットワー
ドであることを意味する。

［発明の解決すべき課題］ したがって、既知の装置はいわゆる制御ループによって
その直列並列変換器を同期する。サブ回路が直列接続さ
れたサブ回路にレトロアクトするこのタイプの制御に関
して典型的な特性は、共同するサブ回路がそれらにおい
て行われる処理の速度にしたがって異なる技術で実現さ
れる場合に欠点となる。特に、この場合の新しい通信シ
ステムにおいて直列に送信されるべきピットシーケンス
のビットシーケンス周波数は１５０乃至６００Ｍビット
／秒またはそれ以上であり、したがって、比較的高価な
ＴＴＬまたはＥＣＬ技術が必要である。

さらに、費用上の理由からＣＭＯＳ技術を使用できるこ
とが望ましい。

したがって、本発明の目的は、既知の回路装置を上回る
程度に異なる技術で異なるサブ回路を実現することがで
きる上記のタイプの回路装置を提供することである。

［課題解決のための手段］ この目的は、任意のクロック位相を有するｎビットのビ
ットグループに入力ビットシーケンスを変換する直列並
列変換器と、入力ビットシーケンスのワード境界を検出
し、直列並列変換器のクロック位相とワード境界を比較
することによって直列並列変換器の同期オフセットを示
す制御信号を生成する同期回路と、ワードからワードへ
直列並列変換器からのｎビットのビットグループを再構
成し、制御信号の制御の下に並列形態でそこに含まれて
いるｎビットワードを出力する回路とを備えている回路
装置によって達成される。

以下、単一の図面を参照して本発明をさらに詳細に説明
する。

［実施例］ 回路装置の入力には、ピットシーケンスが例えば１５０
Ｍビット／秒の特定されたピットクロックにより直列形
態で現れる。このピットシーケンスは、それぞれｎビッ
ト（例えば８ビツト）の連続的なワードを含む。回路装
置はワードからワードで直列から並列にこのピットシー
ケンスを変換する、すな゛わちｎ個の出力において第１
のワードのビット、次に第２のワードのビット等が各場
合に並列形態で順次に現れるようなタスクを有する。

以下、実施例に対してｎは８に等しいという事実から常
にスタートすべきである。

回路装置は、入力ビットシーケンスが直列に入力される
直列並列変換器１を含む。クロック生成用の回路（示さ
れていない）は大力ビットシーケンスからピットクロッ
クを導出して、任意の位相を有する８でこれを分割する
。直列並列変換器１は、動作クロック信号として８で分
割されたこのビットクロックで動作される。動作クロッ
ク信号は図面ではＯＣとして示される。したがって、直
列並列変換器１はその出力において動作クロックのタロ
ツク速度で並列形態で連続的に出力する８ビツトのビッ
トグループにその人力ビットシーケンスを変換する。

直列並列変換器１の動作クロックＯＣのクロック位相は
固定されているが、任意的であり、入力ビットシーケン
スに含まれるワードのワード境界が現れるクロックのク
ロック位相と同期されないため、直列並列変換器１は一
般に出力でそれによって送出されるｎビットのビットグ
ループが入力ビツトシーケンスに連続的に含まれるｎビ
ットワードと同一ではなく、異なるワードのビットを含
むように同期遅延により動作する。

図面には、直列並列変換器１によって連続的に出力され
たいくつかのビットグループＢ、、Ｂ２゜Ｂ３がそれぞ
れ８個の接続された箱として示され、ワードに属するビ
ットが各場合において特有のパターンで表されている。

示された例において、第１のビットグループＢ、はワー
ドＷ１の最後のビットとして受信された２つのビット（
空箱）および連続的に受信されたワードＷ２の６ビツト
（斜線を付された箱）を含む。Ｗ２の残りの２ビツトは
ビットグループＢ２に含まれ、直列並列変換器１の出力
において１動作クロック期間遅く現れ、付加的なビット
としてワードＷ３（網柄の箱）の最初の６ビツトを含む
。ワードＷ３の２つの残りのビットは、再び１動作クロ
ック期間遅く現れるビットグループＢ３　　（網柄の箱
）に含まれ、また付加的なビットとして次のワードＷ４
の最初の６ビツトを含む。これらのビットグループが直
列並列変換器１の出力において現れる時点は、ｔｌ＋ｔ
２およびｔ３で示されている。既に述べられたように、
それらは直列並列変換器１の動作クロックＯＣの１クロ
ックパルス期間だけ分離されている。

したがって、この例において同期遅延は２ビツトクロッ
クパルス期間の値を有する。（動作クロックの位相が２
ビットクロックパルス期間早いならば、ビットグループ
はＢ１乃至Ｂ３を含み、後続するものはなく、各場合に
ワードの完全なビットが示される。） 本発明によると、直列並列変換器は入力ビットシーケン
スのワード境界で同期されないが（始めに述べられた既
知の装置と対照的に）、１乃至７ビツトに相当するその
同期遅延を保持し、直列に接続されている回路があり、
同期遅延の制御の下に人力ビットシーケンス中に含まれ
るビットがワードごとに並列形態で送られることを保証
する。

そのため同期遅延を検出する同期回路２が設けられてい
る。これは直列並列変換器の動作クロックＯＣおよび入
力ビットシーケンスを受信する。

それはワード境界を検出しくその方法はここでは重要で
はない）、ワード境界によって与えられたクロックの相
を動作クロックの位相と比較し、位相における動作クロ
ックが例えば２ビツト期間遅延されていることを決定す
る。したがって、それは出力でこの同期遅延を示す制御
信号Ｓを出力する。

この制御信号によって制御される回路は任意のメモリ回
路であることができ、直列並列変換器１によって連続的
に出力されたＢ１乃至Ｂ１等のようなｎビットのビット
グループが一時的な蓄積のために入力され、同期遅延に
したがって制御され単一ワードの８ビツトが８つの各並
列出力に並列形態で現れるように出力される。

本発明の有効な実施例として、このタイプのメモリの代
わりに簡単な回路が提示され、図面に示されている。完
全なワードが並列形態で連続的に出力されるように直列
並列変換器によって連続的に出力された８ビツトのビッ
トグループＢ、、Ｂ２、Ｂ１等を再構成する作業を行う
この回路は、動作クロックＯＣの１クロックパルス期間
だｔｔ　直列並列変換器によって連続的に送られた各ビ
ットグループＢ１を遅延する遅延回路３およびその８つ
の並列出力６だけを含み、また８つの並列ラインである
多重ライン４（パスラインとも呼ぶ）は並列形態で遅延
せずに直列並列変換器１によって出力された各ビットグ
ループＢ、を利用可能にし、選択回路５゛は以下説明す
るように８つの出力ビットとして１６個の出力６および
４において並列形態で現れる各ビットグループの特定の
部分を出力する。

この回路の動作は図面に示されており、容易に理解する
ことができる。遅延回路３およびライン４および６から
なるサブ回路は、直列並列変換器１によって連続的に出
力される２つのビットグループを形成する。各場合の回
路は、第１のビットグループに並列に第２のビットグル
ープのビットを付加することによって２倍のビットカウ
ントでワードを形成する。

例えば、時間ｔ２において１６ビツトのビットグループ
ＢＢ、が形成される。これは、動作クロックの１クロッ
クパルス期間早く直列並列変換器１によって出力される
ビットグループＢ、のビットと、時間ｔ２で送られるビ
ットグループＢ２のビットを隣合せで含む。同様にして
、時間ｔ１には１クロックパルス期間早く現れるビット
グループＢ０のビットと時間１．に現れるビットグルー
プＢ、のビットとから構成されるビットグループＢＢ１
が形成され、前者は遅延回路３のスタートビットとして
破線の分離ラインの上方に位置し、後者は直列並列変換
器１のスタートビットとして破線の分離ラインの下方に
位置し、これらは多重ライン４によって遅延されずに送
られる。ビットグループＢ２およびＢ、からなるビット
グループＢＢ３はまた後の時間ｔ、で現れるが、さらに
説明かる必要はない。

図面に示されているように、これらのビットグループＢ
Ｂ、は全で、隣合って位置されたビットを有する完全な
ワードを含み、このワードが全てのビットグループ中に
おいて同じビット位置、例えば上位から下位にカウント
された位置３乃至１０にあるという特性を有する。

後続する選択回路５は、並列形態で完全なワードのビッ
トを利用可能にする１６ビツトの入力ラインの上記のよ
うな８個を８個の８カへ切換えるだけである。ラインの
全てが上位から下位に番号１乃至ＩＢを付されているな
らば、示された例においてはライン３乃至ＩＯがそれで
ある。これらのラインが出力に切換えられる場合、ビッ
トグループＢＢ、、ＢＢ２．ＢＢ３における上記のビッ
ト位置に含まれるワードＷ、、Ｗ２．Ｗ、は時間”Ｉ＋
ｊ２＋　　ｔ３等で連続的に現れる。

選択回路５は２ｎ個の入力ラインのｎ個をｎ個の出力ラ
インへスイッチングする中央ゲートマトリクスである。

これは、２ｎ個の信号入力およびｎ個の制御入力を具備
した２ｎＸｎゲートマトリクスであり、そのｎ個の制御
入力中に制御ワードＳがｎビット幅のパスラインによっ
て入力される。

示された例において、これは例えば第３のビット位置に
おける１およびその地金ての位置における０を有する制
御ワードであり、ゲートマトリクスはワードがその制御
入力に供給されたとき、その８個の出力ラインに入力ラ
イン３乃至１０を接続するように動作する。

僅かなゲート遅延を除けば、ゲートマトリクスは出力さ
れるワードの遅延を生ぜず、全体的に回路は同期回路２
が同期オフセットを検出した後、すぐに正しい順番で連
続したワードを出力するという利点を有する。ワードの
一部が利用できるまでワードの残りの部分が与えられる
動作クロックＯＣの１期間の遅延は、並列にされたワー
ドのその後の処理に悪影響を与えない。同期回路２はま
た同期オフセットが検出された後、制御信号を生成する
のに大きな努力は必要としない。示された例では、簡単
な論理回路が２ビツトの同期オフセットに対して第３の
ビット位置に１およびその他には０だけを有する８ビツ
トワードを出力する。

入力ビットシーケンス中でワード境界を検出する同期回
路の部分は一般的にワード同期に使用されている回路、
例えば入力ビットシーケンスにおいてフレーム同期ワー
ドを検出し、その結果フレーム中で伝送されたワード境
界が固定されるような既知の回路でよい。

同期回路２は、入力信号としで直列形態で現れたビット
シーケンスを受信する必要はない。それはまた直列並列
変換器１によって出力されたｎビットのビットグループ
のシーケンスを評価し、任意の方法で（その方法自体は
この発明にとって重要ではない）ワード境界を発見する
ことができる。

【図面の簡単な説明】 図面は、上部において本発明による回路装置のブロック
図を、また下部において回路装置の異なる点において連
続的に現れるビットグループを示す。 ２・・・同期回路、３・・・遅延回路、５・・・選択回
路。

Claims (3)

【特許請求の範囲】
1. （１）直列から並列に連続したｎビットワードからなる
   ビットシーケンスを変換する回路装置において、 任意のクロック位相を有するｎビットのビットグループ
   に入力ビットシーケンスを変換する直列並列変換器と、 入力ビットシーケンスのワード境界を検出し、直列並列
   変換器のクロック位相とワード境界を比較することによ
   って直列並列変換器の同期オフセットを示す制御信号を
   生成する同期回路と、ワードからワードへ直列並列変換
   器からのｎビットのビットグループを再構成し、制御信
   号の制御の下に並列形態でそこに含まれているｎビット
   ワードを出力する回路とを備えていることを特徴とする
   回路装置。
2. （２）直列並列変換器からのｎビットのビットグループ
   を再構成する回路は、 直列並列変換器によって出力された２つの連続したｎビ
   ットグループの第２のグループのビットが第１のグルー
   プのビットに並列に加えて１つの２ｎビットのビットグ
   ループを直列並列変換器によって出力された毎回の２つ
   の連続したｎビットのビットグループから形成するサブ
   回路と、各２ｎビットのビットグループが並列に伝送さ
   れ、制御信号の制御の下に隣接して存在するｎ個の入力
   の所定の部分をそのｎ個の出力に切換える２ｎ個からｎ
   個を選択する回路とを具備していることを特徴とする請
   求項１記載の回路装置。
3. （３）２ｎビットのビットグループを形成するサブ回路
   は、直列並列変換器によって並列形態で出力された各ｎ
   ビットのビットグループがｎ個の並列出力において直列
   並列変換器のクロック信号の１期間に等しい遅延で出力
   される遅延回路と、サブ回路の２ｎ個の出力全体が第１
   の部分では直列並列変換器によって並列形態で出力され
   た２つの連続したｎビットのビットグループの第１のも
   のを、また第２の部分では前記２つの連続したｎビット
   のビットグループの第２のものを含む２ｎビットのビッ
   トグループを並列形態で供給するように、直列並列変換
   器によって並列形態で出力された各ｎビットのビットグ
   ループが遅延されずに出力されるバスとを具備している
   ことを特徴とする請求項２記載の回路装置。