JPH03136253A - くし形ゲート電極を備えた半導体装置 - Google Patents
くし形ゲート電極を備えた半導体装置Info
- Publication number
- JPH03136253A JPH03136253A JP27423189A JP27423189A JPH03136253A JP H03136253 A JPH03136253 A JP H03136253A JP 27423189 A JP27423189 A JP 27423189A JP 27423189 A JP27423189 A JP 27423189A JP H03136253 A JPH03136253 A JP H03136253A
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- Japan
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- electrodes
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- Pending
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 6
- 239000004020 conductor Substances 0.000 claims abstract description 11
- 238000000034 method Methods 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 10
- 230000000694 effects Effects 0.000 description 3
- 230000002411 adverse Effects 0.000 description 2
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明はくし形ゲート電極を備えた半導体装置に関する
。
。
（ロ）従来の技術
第２図（ａ）は従来のくし形ゲート電極を備えた半導体
装置（以下、（し形ＦＥＴと記す。）の表面パターンを
示す図、第２図（ｂ）はその等価回路図である。
装置（以下、（し形ＦＥＴと記す。）の表面パターンを
示す図、第２図（ｂ）はその等価回路図である。
第２図（ａ）において、（１）はゲート電極、（２）は
ドレイン電極、（３）はソース電極、（４）はグランド
パッド、（５）はゲート電極（１）とは空気により電気
的に分離した状態で、ソース電極（３）とグランドパッ
ド（４）を電気的に接続するエアーブリッジ、（６）は
くし形ＦＥＴを構成するユニットＦＥＴである。
ドレイン電極、（３）はソース電極、（４）はグランド
パッド、（５）はゲート電極（１）とは空気により電気
的に分離した状態で、ソース電極（３）とグランドパッ
ド（４）を電気的に接続するエアーブリッジ、（６）は
くし形ＦＥＴを構成するユニットＦＥＴである。
尚、ゲート電極（１）はＡ ｕ ／ Ｐ ｔ ／ Ｔ
ｉあるいはＡ Ｉ ／ Ｔ ｉ等がらなり、ドレイン電
極（２）、ソース電極（３）、グランドパッド（４）、
及び、エアーブリッジ（５）はＡｕ／ＴｉあるいはＡｕ
／Ｐｔ／Ｔｉ等からなる。
ｉあるいはＡ Ｉ ／ Ｔ ｉ等がらなり、ドレイン電
極（２）、ソース電極（３）、グランドパッド（４）、
及び、エアーブリッジ（５）はＡｕ／ＴｉあるいはＡｕ
／Ｐｔ／Ｔｉ等からなる。
上述の如く、従来のくし形ＦＥＴでは複数のソース電極
（３）をグランドパッド（４）に接続する必要があるた
め、エアーブリッジ（５）を設けている。
（３）をグランドパッド（４）に接続する必要があるた
め、エアーブリッジ（５）を設けている。
このくし形ＦＥＴの等価回路図は第２図（ｂ）に示す如
くなり、各ソース電極（３）間にエアーブリッジ（５）
により形成されるインダクタが各ユニットＦＥＴ（６）
のソース電極（３）とグランドパッド（４）間に存在す
る。
くなり、各ソース電極（３）間にエアーブリッジ（５）
により形成されるインダクタが各ユニットＦＥＴ（６）
のソース電極（３）とグランドパッド（４）間に存在す
る。
（ハ）発明が解決しようとする課題
従来のくし形ＦＥＴでは、ソース電極（３）とグランド
パッド（４）間のインダクタのインダクタンスが各ユニ
ットＦＥＴ（６）により異なるため、ユニットＦＥＴ（
６）間でＲＦ特性にバラツキが生じ、これがくし形ＦＥ
Ｔ全体としてのＲＦ特性に悪影響を与えるという問題が
ある。
パッド（４）間のインダクタのインダクタンスが各ユニ
ットＦＥＴ（６）により異なるため、ユニットＦＥＴ（
６）間でＲＦ特性にバラツキが生じ、これがくし形ＦＥ
Ｔ全体としてのＲＦ特性に悪影響を与えるという問題が
ある。
本発明は係る事情に鑑て為されたものであり、優れたＲ
Ｆ特性を得ることができるくし形ＦＥＴを提供しようと
するものである。
Ｆ特性を得ることができるくし形ＦＥＴを提供しようと
するものである。
（ニ）課題を解決するための手段
本発明はくし形ゲート電極間に交互にソース電極、ドレ
イン電極を配備し、且つ、前記ソース電極をグランドパ
ッドに夫々接続する複数の導体をゲート電極を跨いで配
備してなり、前記導体の幅を該導体の長さが大となるに
従い大としたことを特徴とするくし形ゲート電極を備え
た半導体装置である。
イン電極を配備し、且つ、前記ソース電極をグランドパ
ッドに夫々接続する複数の導体をゲート電極を跨いで配
備してなり、前記導体の幅を該導体の長さが大となるに
従い大としたことを特徴とするくし形ゲート電極を備え
た半導体装置である。
（ホ）作用
本発明によれば、各ユニットＦ Ｅ Ｔに付加されるイ
ンダクタのインダクタンスが等しいので、ユニットＦＥ
Ｔ間のＲＦ特性のバラツキがなくなる。
ンダクタのインダクタンスが等しいので、ユニットＦＥ
Ｔ間のＲＦ特性のバラツキがなくなる。
（へ）実施例
第１図（ａ）は本発明の実施例のくし形ＦＥＴの表面パ
ターンを示す図、第１図（ｂ）はその等価回路図である
。これらの図において、第２図（ａ）（ｂ）と同一部分
には同一符号を付し、その説明は省略する。また、第３
図は第１図（ａ）中のＩＩ線断面図である。
ターンを示す図、第１図（ｂ）はその等価回路図である
。これらの図において、第２図（ａ）（ｂ）と同一部分
には同一符号を付し、その説明は省略する。また、第３
図は第１図（ａ）中のＩＩ線断面図である。
本実施例が従来の技術と異なるところは、ソース電極（
３）とグランドパッド（４）の接続方法にある。即ち、
本実施例では各ユニツ）ＦＥＴ（６）毎にエアーブリッ
ジ（７）（８）を設けており、このエアーブリッジ（７
）（８）の形状に特徴がある。以下に本実施例における
エアーブリッジ（７）（８）について詳述する。
３）とグランドパッド（４）の接続方法にある。即ち、
本実施例では各ユニツ）ＦＥＴ（６）毎にエアーブリッ
ジ（７）（８）を設けており、このエアーブリッジ（７
）（８）の形状に特徴がある。以下に本実施例における
エアーブリッジ（７）（８）について詳述する。
例えば、２つのインダクタ（インダクタンスを夫々Ａ、
Ｂとする。）を並列に接続すると、その全インダクタン
スは、 ＡＢ／ （Ａ＋Ｂ） で表せることからも明らかなように、導体の幅を変える
ことにより、インダクタンスを変えることができる。ま
た、インダクタンスは導体の長さに比例することが知ら
れている。
Ｂとする。）を並列に接続すると、その全インダクタン
スは、 ＡＢ／ （Ａ＋Ｂ） で表せることからも明らかなように、導体の幅を変える
ことにより、インダクタンスを変えることができる。ま
た、インダクタンスは導体の長さに比例することが知ら
れている。
従って、グランドパッド（４）から各ソース電極（３）
への距離をＬｌ、Ｌ２とし、エアーブリッジ（７）（８
）の幅を夫々Ｗｌ、Ｗ２とすると、Ｌｌ／Ｌ２＝Ｗ１／
Ｗ２ という関係が成立するようにＷｌ及びＷ２を設定するこ
とにより、ソース電極（３）とグランドパッド（４）間
のインダクタのインダクタンスを各ユニットＦＥＴ（６
）で同一とすることができる。
への距離をＬｌ、Ｌ２とし、エアーブリッジ（７）（８
）の幅を夫々Ｗｌ、Ｗ２とすると、Ｌｌ／Ｌ２＝Ｗ１／
Ｗ２ という関係が成立するようにＷｌ及びＷ２を設定するこ
とにより、ソース電極（３）とグランドパッド（４）間
のインダクタのインダクタンスを各ユニットＦＥＴ（６
）で同一とすることができる。
而して、エアーブリッジ（７）（８）の幅を上記関係に
基づいて設定することにより、ソース電極（３）とグラ
ンドバンド（４）間のインダクタが各ユニン）ＦＥＴ（
６）の全てで等しくなる。従って、各ユニットＦＥＴ（
６）のＲＦ特性は同一となり、これらユニットＦ ＥＴ
（６）により構成されるくし形ＦＥＴのＲＦ持性への悪
影響を回避できる。
基づいて設定することにより、ソース電極（３）とグラ
ンドバンド（４）間のインダクタが各ユニン）ＦＥＴ（
６）の全てで等しくなる。従って、各ユニットＦＥＴ（
６）のＲＦ特性は同一となり、これらユニットＦ ＥＴ
（６）により構成されるくし形ＦＥＴのＲＦ持性への悪
影響を回避できる。
尚、本発明実施例では４つのユニツ）ＦＥＴ（６）によ
り構成されるくし形ＦＥＴについて説明したが、本発明
はこれに限定されることはなく、３つ以下あるいは５つ
以上のユニットＦＥＴ（６）により構成されるくし形Ｆ
ＥＴに適応できる。
り構成されるくし形ＦＥＴについて説明したが、本発明
はこれに限定されることはなく、３つ以下あるいは５つ
以上のユニットＦＥＴ（６）により構成されるくし形Ｆ
ＥＴに適応できる。
（ト）発明の効果
本発明は以上の説明から明らかなように、優れたＲＦ特
性を備えたくし形ＦＥＴを得ることができる。
性を備えたくし形ＦＥＴを得ることができる。
【図面の簡単な説明】
第１図（ａ）は本発明の実施例のくし形ＦＥＴの表面パ
ターンを示す図、第２図（ｂ）はその等価回路図、第３
図は第１図（ａ）中のＩ−Ｔ線断面図、第２図（ａ）は
本発明の従来のくし形ＦＥＴの表面パターンを示す図、
第２図（ｂ）はその等価回路図である。 （１）・・ゲート電極、（２）・・・ドレイン電極、（
３）・・・ソースを極、（４）・・・グランドパッド、
（５）（７）（８）・・・エアー７’ ＩＪッジ、（６
）・・・ユニッ）ＦＥＴ。
ターンを示す図、第２図（ｂ）はその等価回路図、第３
図は第１図（ａ）中のＩ−Ｔ線断面図、第２図（ａ）は
本発明の従来のくし形ＦＥＴの表面パターンを示す図、
第２図（ｂ）はその等価回路図である。 （１）・・ゲート電極、（２）・・・ドレイン電極、（
３）・・・ソースを極、（４）・・・グランドパッド、
（５）（７）（８）・・・エアー７’ ＩＪッジ、（６
）・・・ユニッ）ＦＥＴ。
Claims (1)
- （１）くし形ゲート電極間に交互にソース電極、ドレイ
ン電極を配備し、且つ、前記ソース電極をグランドパッ
ドに夫々接続する複数の導体をゲート電極を跨いで配備
してなり、 前記導体の幅を該導体の長さが大となるに従い大とした
ことを特徴とするくし形ゲート電極を備えた半導体装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27423189A JPH03136253A (ja) | 1989-10-20 | 1989-10-20 | くし形ゲート電極を備えた半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27423189A JPH03136253A (ja) | 1989-10-20 | 1989-10-20 | くし形ゲート電極を備えた半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03136253A true JPH03136253A (ja) | 1991-06-11 |
Family
ID=17538840
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27423189A Pending JPH03136253A (ja) | 1989-10-20 | 1989-10-20 | くし形ゲート電極を備えた半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03136253A (ja) |
-
1989
- 1989-10-20 JP JP27423189A patent/JPH03136253A/ja active Pending
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