JPH03135031A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH03135031A JPH03135031A JP27320389A JP27320389A JPH03135031A JP H03135031 A JPH03135031 A JP H03135031A JP 27320389 A JP27320389 A JP 27320389A JP 27320389 A JP27320389 A JP 27320389A JP H03135031 A JPH03135031 A JP H03135031A
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- 238000004519 manufacturing process Methods 0.000 title claims description 12
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、第一導電型の基板の上に低抵抗の第二導電型
の層を介して高抵抗の第二導電型の層が積層されている
半導体素板を用いる、例えば高耐圧半導体スイッチング
素子のような半導体装置の製造方法に関する。
の層を介して高抵抗の第二導電型の層が積層されている
半導体素板を用いる、例えば高耐圧半導体スイッチング
素子のような半導体装置の製造方法に関する。
近年、インバータ、スイッチング電源、水平偏向等の動
作周波数の高周波化が急速に進んでいる。
作周波数の高周波化が急速に進んでいる。
これらの用途に用いる高耐圧の電力用スイッチング素子
としては、高速で低損失のものが不可欠であり、その最
有力なものとして絶縁ゲートバイポーラトランジスタ
（以下Ｉ ＧＢＴと記す）が注口されている。第２図は
ｎチャネルＩ ＧＢＴの構成を示し、ｐ″Ｎ１１の上に
高抵抗のｎ°層１２を介して高抵抗のｎ−層１３が積層
されており、このｎ−層の表面部に選択的に９層１４が
形成されている。
としては、高速で低損失のものが不可欠であり、その最
有力なものとして絶縁ゲートバイポーラトランジスタ
（以下Ｉ ＧＢＴと記す）が注口されている。第２図は
ｎチャネルＩ ＧＢＴの構成を示し、ｐ″Ｎ１１の上に
高抵抗のｎ°層１２を介して高抵抗のｎ−層１３が積層
されており、このｎ−層の表面部に選択的に９層１４が
形成されている。
さらに、９層１４の表面部に選択的にｎ゛層１５が形成
されており、９層１４のｎ−層１３とｎ゛層１５にはさ
まれた表面領域１６にチャネルを生成するため、その上
にゲート絶ａｌｌ１７を介してゲート端子Ｇに接続され
るーゲー）１８極１８が位置する。そして、ｐ層Ｌ４−
とｎ４Ｎにはエミンタ端子已に接続されたエミッタ電極
１９が接触し、ｐ″層１１にはコレクタ端子Ｃに接続さ
れたコレクタ電極２０が接触している。
されており、９層１４のｎ−層１３とｎ゛層１５にはさ
まれた表面領域１６にチャネルを生成するため、その上
にゲート絶ａｌｌ１７を介してゲート端子Ｇに接続され
るーゲー）１８極１８が位置する。そして、ｐ層Ｌ４−
とｎ４Ｎにはエミンタ端子已に接続されたエミッタ電極
１９が接触し、ｐ″層１１にはコレクタ端子Ｃに接続さ
れたコレクタ電極２０が接触している。
この素子は、コレクタ電極２０に正の電圧がかけられて
いるときにゲート電極１日に正の電圧を与えると、チャ
ネル領域１６を介してｐｎｐ ）ランジスタのベース領
域であるｎ−層１３に電流が流れ、トランジスタがオン
する。ゲート電極１８の電圧をゼロにするか負にすると
、ベース電流を供給していたチャネルが閉じられるので
トランジスタがオフする。トランジスタがオフする時に
は、ｎ−層１３に存在する過剰な電子と正孔が、再結合
によって消滅する。従ってトランジスタは、ｎ−層１３
に存在する過剰キャリアの再結合に要する時間が短いほ
ど、短時間でターンオフできる。この再結合時間はｎ−
層１３中のキャリア密度に依存するので、ターンオフ時
のキャリア密度が小さいほどターンオフ時間が短くなる
。ｎ−層１３中のキャリア密度を低くするために最も効
果的に働くのがｎ′層１２である。ｎ０層１２が有るこ
とで、ｐ゛層１１からｎ−層１３への正孔の注入効率γ
を低くおさえることができ、その結果ターンオフ時間の
短縮が可能となっている。また、ｎ０層１２の存在によ
り、素子の順阻止状態での空乏層端がｐ゛層１１にバン
チスルーしてしまうのを防止することができ、これによ
りｎ−１ｉ１３をより薄くして素子のオン抵抗を低減す
ることができる効果もある。
いるときにゲート電極１日に正の電圧を与えると、チャ
ネル領域１６を介してｐｎｐ ）ランジスタのベース領
域であるｎ−層１３に電流が流れ、トランジスタがオン
する。ゲート電極１８の電圧をゼロにするか負にすると
、ベース電流を供給していたチャネルが閉じられるので
トランジスタがオフする。トランジスタがオフする時に
は、ｎ−層１３に存在する過剰な電子と正孔が、再結合
によって消滅する。従ってトランジスタは、ｎ−層１３
に存在する過剰キャリアの再結合に要する時間が短いほ
ど、短時間でターンオフできる。この再結合時間はｎ−
層１３中のキャリア密度に依存するので、ターンオフ時
のキャリア密度が小さいほどターンオフ時間が短くなる
。ｎ−層１３中のキャリア密度を低くするために最も効
果的に働くのがｎ′層１２である。ｎ０層１２が有るこ
とで、ｐ゛層１１からｎ−層１３への正孔の注入効率γ
を低くおさえることができ、その結果ターンオフ時間の
短縮が可能となっている。また、ｎ０層１２の存在によ
り、素子の順阻止状態での空乏層端がｐ゛層１１にバン
チスルーしてしまうのを防止することができ、これによ
りｎ−１ｉ１３をより薄くして素子のオン抵抗を低減す
ることができる効果もある。
このようなｎ゛層１２を有するＩ ＧＢＴは、ｐ形シリ
コン基板にエピタキシャル法でｎ″層およびｎ−層を順
次積層してなるシリコン素板を用いて製造するのが一般
的である。第３図（８）〜（ｅ）はそのようなシリコン
素板の作成工程を示す、第３図ｆａｌに示すｐ°シリコ
ン基板１１の裏面および側面に保護膜２１を形成する〔
第３図（ｂ１）、この保護膜２１は、次のエビタキシャ
ル工程でｐ０シリコン基板１から雰囲気中にアクセプタ
不純物がもれ出すのを防止するためである。そして基板
の上にｎ１層１２をエピタキシャル成長させる〔第３図
（Ｃ）〕。次いで、その上にｎ−層１３をエピタキシャ
ル成長させる〔第３図ｆｄ１）、このあと、保護膜２１
を除去する〔第３図ｔｅ１）。
コン基板にエピタキシャル法でｎ″層およびｎ−層を順
次積層してなるシリコン素板を用いて製造するのが一般
的である。第３図（８）〜（ｅ）はそのようなシリコン
素板の作成工程を示す、第３図ｆａｌに示すｐ°シリコ
ン基板１１の裏面および側面に保護膜２１を形成する〔
第３図（ｂ１）、この保護膜２１は、次のエビタキシャ
ル工程でｐ０シリコン基板１から雰囲気中にアクセプタ
不純物がもれ出すのを防止するためである。そして基板
の上にｎ１層１２をエピタキシャル成長させる〔第３図
（Ｃ）〕。次いで、その上にｎ−層１３をエピタキシャ
ル成長させる〔第３図ｆｄ１）、このあと、保護膜２１
を除去する〔第３図ｔｅ１）。
しかしながら、上記のようにシリコン素板の製造に２回
のエビタキシャル工程が必要であり、このためシリコン
素板、ひいてはＩ ＧＥＴのコストが高くなるという問
題があった。
のエビタキシャル工程が必要であり、このためシリコン
素板、ひいてはＩ ＧＥＴのコストが高くなるという問
題があった。
本発明の目的は、上述の問題を解決し、エビタキシャル
工程を１回行うだけで作成される半導体素板を用いる半
導体装置の製造方法を提供することにある。
工程を１回行うだけで作成される半導体素板を用いる半
導体装置の製造方法を提供することにある。
上記の目的を達成するために、本発明は、第一導電型の
半導体基板の上に高抵抗の第二導電型の層が低抵抗の第
二導電型の層を介して積層された半導体素板を用いる半
導体装置の製造方法において、第一導電型の半導体基板
の一面に第二導電型のための不純物をイオン注入する工
程と、イオン注入された面の上に高抵抗の第二導電型の
層をエピタキシャル成長させる工程と、熱処理により高
抵抗の第二導電型の層の前記半導体基板に接する部分に
低抵抗の第二導電型の層を形成する工程とを含むものと
する。
半導体基板の上に高抵抗の第二導電型の層が低抵抗の第
二導電型の層を介して積層された半導体素板を用いる半
導体装置の製造方法において、第一導電型の半導体基板
の一面に第二導電型のための不純物をイオン注入する工
程と、イオン注入された面の上に高抵抗の第二導電型の
層をエピタキシャル成長させる工程と、熱処理により高
抵抗の第二導電型の層の前記半導体基板に接する部分に
低抵抗の第二導電型の層を形成する工程とを含むものと
する。
第一導電型の基板と高抵抗の第二導電型の層の中間の低
抵抗の第二導電型の層は、エピタキシャル法で堆積した
高抵抗の第二導電型の層へ第一導電型の半導体基板に注
入された第二導電型のための不純物が拡散することによ
り形成されるので、半導体素板の作成のためのエビタキ
シャル工程は１回行うだけですむ。
抵抗の第二導電型の層は、エピタキシャル法で堆積した
高抵抗の第二導電型の層へ第一導電型の半導体基板に注
入された第二導電型のための不純物が拡散することによ
り形成されるので、半導体素板の作成のためのエビタキ
シャル工程は１回行うだけですむ。
第１図ｆａｔ〜（幻は本発明の一実施例によるＩＧＢＴ
製造の際のシリコン素板作成工程を示す、第１図ｆａ＋
に示す比抵抗０．１Ω口以下のｐ゛シリコン基板１の表
面に保護膜２２を形成する〔第１図Ｃｂ）〕。
製造の際のシリコン素板作成工程を示す、第１図ｆａ＋
に示す比抵抗０．１Ω口以下のｐ゛シリコン基板１の表
面に保護膜２２を形成する〔第１図Ｃｂ）〕。
次に、この保護膜２２を介してドナー不純物、例えばり
んイオン３を注入する〔第１図（Ｃ１）、これによりり
ん注入領域３１が生ずる。イオン注入のエネルギーは、
シリコン結晶性の損傷を小さくするために１００ｋｅＶ
以下がよい。次いで、シリコン結晶性の損傷を１０００
℃程度の温度で短時間アニールすることで回復させる。
んイオン３を注入する〔第１図（Ｃ１）、これによりり
ん注入領域３１が生ずる。イオン注入のエネルギーは、
シリコン結晶性の損傷を小さくするために１００ｋｅＶ
以下がよい。次いで、シリコン結晶性の損傷を１０００
℃程度の温度で短時間アニールすることで回復させる。
このあと、表面の保護膜２２を除去する〔第１図ｆｄ１
）、この保護膜２２はイオン注人により損傷を少なくす
るためのものであり、なくてもかまわない、保護膜２２
を設けないときにはこの工程が不必要であることはいう
までもない。
）、この保護膜２２はイオン注人により損傷を少なくす
るためのものであり、なくてもかまわない、保護膜２２
を設けないときにはこの工程が不必要であることはいう
までもない。
次いで、シリコン基板１の表面および側面に酸化膜等か
らなる保護膜２１を形成する〔第１図ｔｅ１）。
らなる保護膜２１を形成する〔第１図ｔｅ１）。
この保護１１１２１は、第３図（ｄｌに示したものと同
様、次のエビタキシャル工程においてｐ′″シリコン基
板１から雰囲気中にアクセプタ不純物がもれ出すのを防
止するためのものである。そして、基板１の上に比抵抗
が３０−１０００国のｎ−層４をエピタキシャル成長さ
せる〔第１図（ｒ＋）、そして、１１００℃程度の温度
で熱拡散することでｎ゛層５形成する（第１図（匍〕、
このｎ゛層５不純物総量を５Ｘ１０’（ａｍ−町とする
ために、第１図＋ｃ＋におけるイオン注入量はＩ ＸＩ
Ｏ” Ｃａ１１−”）以下であることが望ましい、保護
膜２１は、ｎ゛層５形成の前に除去してもよいし、後で
除去してもよい。このようにして製造されたシリコン素
板を用いて、その表面部にＩ ＧＢＴ等のデバイスを作
りこむ工程を行う、−船釣に、デバイス作成工程は１１
００℃前後の熱処理工程を含む場合がほとんどであるた
め、第１図（勢に示した工程の一部または全部をそのよ
うなデバイス作りこみ工程の中の熱処理工程で置きかえ
ることは、工程あるいは工数を減らす上で有効である。
様、次のエビタキシャル工程においてｐ′″シリコン基
板１から雰囲気中にアクセプタ不純物がもれ出すのを防
止するためのものである。そして、基板１の上に比抵抗
が３０−１０００国のｎ−層４をエピタキシャル成長さ
せる〔第１図（ｒ＋）、そして、１１００℃程度の温度
で熱拡散することでｎ゛層５形成する（第１図（匍〕、
このｎ゛層５不純物総量を５Ｘ１０’（ａｍ−町とする
ために、第１図＋ｃ＋におけるイオン注入量はＩ ＸＩ
Ｏ” Ｃａ１１−”）以下であることが望ましい、保護
膜２１は、ｎ゛層５形成の前に除去してもよいし、後で
除去してもよい。このようにして製造されたシリコン素
板を用いて、その表面部にＩ ＧＢＴ等のデバイスを作
りこむ工程を行う、−船釣に、デバイス作成工程は１１
００℃前後の熱処理工程を含む場合がほとんどであるた
め、第１図（勢に示した工程の一部または全部をそのよ
うなデバイス作りこみ工程の中の熱処理工程で置きかえ
ることは、工程あるいは工数を減らす上で有効である。
上述の実施例は、保護膜の形成法、形状等の細部を変更
しても本発明の趣旨を逸脱しない限り実現可能であるこ
とは明白である。また、以上の説明は、ｎ型とｐ型を入
れ換えても成り立つことも明らかである。
しても本発明の趣旨を逸脱しない限り実現可能であるこ
とは明白である。また、以上の説明は、ｎ型とｐ型を入
れ換えても成り立つことも明らかである。
本発明によれば、イオン注入とエピタキシャル成長を併
用することにより、従来２回のエビタキシャル工程によ
り、第一導電型の基板上に、低抵抗の第二導電型の層を
介して高抵抗の第二導電型の層が積層して製造していた
半導体素板を、１回のエピタキシ中ル工程のみで製造す
ることが可能になり、このような素板を用いて製造する
ＩＧＢＴなどの半導体装置の価格を低減させることがで
きた。
用することにより、従来２回のエビタキシャル工程によ
り、第一導電型の基板上に、低抵抗の第二導電型の層を
介して高抵抗の第二導電型の層が積層して製造していた
半導体素板を、１回のエピタキシ中ル工程のみで製造す
ることが可能になり、このような素板を用いて製造する
ＩＧＢＴなどの半導体装置の価格を低減させることがで
きた。
第１図は本発明の一実施例におけるシリコン素板作成工
程を、（ａ）〜（幻の順に示す断面図、第２図は製造の
際に本発明の実施されるＩ ＧＢＴの断面図、第３図は
従来のシリコン素板作成工程をｆａｌ〜（８）の順に示
す断面図である。 １：ｐ９シリコン基板、３：りんイオン、４：ｎ−エピ
タキシャル層、５：ｎ０層。 ｒＱ） ［＝＝Ｅ■＝二＝＝＝］す／ ＞’ノコ丁第１図 Ｑ と 第２図 第３図
程を、（ａ）〜（幻の順に示す断面図、第２図は製造の
際に本発明の実施されるＩ ＧＢＴの断面図、第３図は
従来のシリコン素板作成工程をｆａｌ〜（８）の順に示
す断面図である。 １：ｐ９シリコン基板、３：りんイオン、４：ｎ−エピ
タキシャル層、５：ｎ０層。 ｒＱ） ［＝＝Ｅ■＝二＝＝＝］す／ ＞’ノコ丁第１図 Ｑ と 第２図 第３図
Claims (1)
- １）第一導電型の半導体基板の上に高抵抗の第二導電型
の層が低抵抗の第二導電型の層を介して積層された半導
体素板を用いる半導体装置の製造方法において、第一導
電型の半導体基板の一面に第二導電型のための不純物を
イオン注入する工程と、イオン注入された面の上に高抵
抗の第二導電型の層をエピタキシャル成長させる工程と
、熱処理により高抵抗の第二導電型の層の前記半導体基
板に接する部分に低抵抗の第二導電型の層を形成する工
程とを含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27320389A JPH03135031A (ja) | 1989-10-20 | 1989-10-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27320389A JPH03135031A (ja) | 1989-10-20 | 1989-10-20 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03135031A true JPH03135031A (ja) | 1991-06-10 |
Family
ID=17524535
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27320389A Pending JPH03135031A (ja) | 1989-10-20 | 1989-10-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03135031A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19980055025A (ko) * | 1996-12-27 | 1998-09-25 | 김광호 | 반도체 소자의 제조방법 |
-
1989
- 1989-10-20 JP JP27320389A patent/JPH03135031A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19980055025A (ko) * | 1996-12-27 | 1998-09-25 | 김광호 | 반도체 소자의 제조방법 |
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