JPH03131102A - 半導体素子と回路基板又はキャリヤとの接続方法 - Google Patents
半導体素子と回路基板又はキャリヤとの接続方法Info
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- JPH03131102A JPH03131102A JP26800589A JP26800589A JPH03131102A JP H03131102 A JPH03131102 A JP H03131102A JP 26800589 A JP26800589 A JP 26800589A JP 26800589 A JP26800589 A JP 26800589A JP H03131102 A JPH03131102 A JP H03131102A
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Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0213—Electrical arrangements not otherwise provided for
- H05K1/0237—High frequency adaptations
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/18—Printed circuits structurally associated with non-printed electric components
- H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、主として半導体素子により構成される半導体
集積回路中の半導体素子と回路基板又はキャリヤとを接
続する方法に関する。
集積回路中の半導体素子と回路基板又はキャリヤとを接
続する方法に関する。
［従来の技術］
従来、ＬＳＩ等の半導体素子とキャリヤとをワイヤーに
より接続した状態は、第２図の断面図に示したものであ
る。このように、従来、半導体素子と回路基板又はキャ
リヤは、空中線の両端をボンディングしたワイヤーボン
ディングの手法を用いて接続され、両者の間のインピー
ダンス整合を得る必要のある場合には、抵抗素子や容量
素子に挿入されていた。然し乍ら、このようなワイヤー
ボンディング法では、使用周波数が高くなるにつれて、
ワイヤ一部のインダクタンス分（Ｌ分）が大きくなるこ
とにより無視できず、設計上取り入れる必要が生じてい
たが、実際にその量を見込むことが困難で、損失を招く
又は利得を下げる等の問題が生じていた。
より接続した状態は、第２図の断面図に示したものであ
る。このように、従来、半導体素子と回路基板又はキャ
リヤは、空中線の両端をボンディングしたワイヤーボン
ディングの手法を用いて接続され、両者の間のインピー
ダンス整合を得る必要のある場合には、抵抗素子や容量
素子に挿入されていた。然し乍ら、このようなワイヤー
ボンディング法では、使用周波数が高くなるにつれて、
ワイヤ一部のインダクタンス分（Ｌ分）が大きくなるこ
とにより無視できず、設計上取り入れる必要が生じてい
たが、実際にその量を見込むことが困難で、損失を招く
又は利得を下げる等の問題が生じていた。
また、抵抗素子や容量素子など、いわゆる集中定数素子
の挿入によるインピーダンス整合法は、特に、マイクロ
波帯等の高周波に対しては不十分であり、特性劣化を生
じていた。
の挿入によるインピーダンス整合法は、特に、マイクロ
波帯等の高周波に対しては不十分であり、特性劣化を生
じていた。
［発明が解決しようとする問題点］
本発明は、以上述べたような問題点を解決するため、回
路基板やキャリヤに用いられる導波路と、これに接続さ
れるべき半導体素子との間の整合インピーダンスを有す
る導波路を形成した薄膜配線基板を用い、半導体素子と
回路基板又はキャリヤを接続する方法を提供することを
目的とする。
路基板やキャリヤに用いられる導波路と、これに接続さ
れるべき半導体素子との間の整合インピーダンスを有す
る導波路を形成した薄膜配線基板を用い、半導体素子と
回路基板又はキャリヤを接続する方法を提供することを
目的とする。
［発明の構成］
［問題点を解決するための手段］
本発明の要旨とするものは、半導体素子と回路基板又は
キャリヤとの接続方法において、厚み３０〜１２０μｍ
の誘電体セラミックス薄板を用い、接続すべき半導体素
子と回路基板又はキャリヤとの間のインピーダンス整合
が得られるような伝送路をその上に形成した前記誘電体
セラミックス薄板を、接続部材として用いることを特徴
とする半導体素子と回路基板又はキャリヤとを接続する
方法である。そして、その誘電体セラミックス薄板に形
成された伝送路が、マイクロストリップ線路形成型誘電
体セラミックス薄板、コブシイナ線路形成型誘電体セラ
ミックス薄板及びグランディットコプレイナ線路形成型
誘電体セラミックス薄板のいずれかの構造である導波路
線路であることが好適である。また、その誘電体セラミ
ックス薄板が、アルミナを主成分とする誘電体磁器材料
であるものが好適である。また、その伝送路を構成する
金属導体層が、最上層が厚み３μｍ以上のＡｕＭであり
、 Ａｕ／Ｐｄ／Ｔｉ、Ａｕ／Ｐｄ／Ｎｉ−Ｃｒ。
キャリヤとの接続方法において、厚み３０〜１２０μｍ
の誘電体セラミックス薄板を用い、接続すべき半導体素
子と回路基板又はキャリヤとの間のインピーダンス整合
が得られるような伝送路をその上に形成した前記誘電体
セラミックス薄板を、接続部材として用いることを特徴
とする半導体素子と回路基板又はキャリヤとを接続する
方法である。そして、その誘電体セラミックス薄板に形
成された伝送路が、マイクロストリップ線路形成型誘電
体セラミックス薄板、コブシイナ線路形成型誘電体セラ
ミックス薄板及びグランディットコプレイナ線路形成型
誘電体セラミックス薄板のいずれかの構造である導波路
線路であることが好適である。また、その誘電体セラミ
ックス薄板が、アルミナを主成分とする誘電体磁器材料
であるものが好適である。また、その伝送路を構成する
金属導体層が、最上層が厚み３μｍ以上のＡｕＭであり
、 Ａｕ／Ｐｄ／Ｔｉ、Ａｕ／Ｐｄ／Ｎｉ−Ｃｒ。
Ａｕ／Ｐｄ／Ｔａ−Ｎ。
Ａ ｕ ／ Ｎ ｉ −Ｃｒ ／ Ｔ ａ −Ｎの３層
構造からなる群から選択されるいずれかの３層構造を有
するものが好適である。そして、その誘電体セラミック
ス薄板と半導体素子及び回路基板又はキャリヤとは、ハ
ンダ又は導電性接着剤のいずれかを用いて、信号ライン
及びグランド端子に接続するものが好適である。また、
そのマイクロストリップ線路形成型誘電体セラミックス
薄板は、信号ラインのある面にグランド接続用の端子を
有し、スルホールを通して反対面のグランド層との導通
を有する構造が好適である。また、そのグランデイ・ン
ドコプレイナ線路形成型誘電体セラミックス薄板は、ス
ルーホールを有し、これを通じて該薄板の両面に形成さ
れたグランド層間が導通している構造が好適である。更
に、そのスルーホールの直径は、１００μｍ以下であり
、該セラミックス薄板５の厚さは、３０〜１００μｍで
あるものが好適である。
構造からなる群から選択されるいずれかの３層構造を有
するものが好適である。そして、その誘電体セラミック
ス薄板と半導体素子及び回路基板又はキャリヤとは、ハ
ンダ又は導電性接着剤のいずれかを用いて、信号ライン
及びグランド端子に接続するものが好適である。また、
そのマイクロストリップ線路形成型誘電体セラミックス
薄板は、信号ラインのある面にグランド接続用の端子を
有し、スルホールを通して反対面のグランド層との導通
を有する構造が好適である。また、そのグランデイ・ン
ドコプレイナ線路形成型誘電体セラミックス薄板は、ス
ルーホールを有し、これを通じて該薄板の両面に形成さ
れたグランド層間が導通している構造が好適である。更
に、そのスルーホールの直径は、１００μｍ以下であり
、該セラミックス薄板５の厚さは、３０〜１００μｍで
あるものが好適である。
［作用コ
本発明は、回路基板やキャリヤに形成きれた導波路と、
これに接続されるべき半導体素子との間の整合インピー
ダンスを有する導波路を形成した誘電体セラミックス基
板を接続部材として用い、回路基板やキャリヤと半導体
素子相互の接続を図ることにより、従来のワイヤーボン
ディング法における寄生インダクタンスによる特性劣化
を改善し、またインピーダンス整合も容易に得られるこ
とから、回路全体の特性安定化に貢献するものである。
これに接続されるべき半導体素子との間の整合インピー
ダンスを有する導波路を形成した誘電体セラミックス基
板を接続部材として用い、回路基板やキャリヤと半導体
素子相互の接続を図ることにより、従来のワイヤーボン
ディング法における寄生インダクタンスによる特性劣化
を改善し、またインピーダンス整合も容易に得られるこ
とから、回路全体の特性安定化に貢献するものである。
本発明は、上記の目的を達成するために、厚き３０〜１
２０μｍの誘電体セラミックス基板に、マイクロストリ
ップ線路、コプレイナ線路、グランディッドコプレイナ
線路のいずれかの導波路を、接続すべき回路基板又はキ
ャリヤの上に形成された導波路と、半導体素子との間の
整合インピーダンスを有するように形成した薄膜配線基
板を用いて接続する方法を開発したものである。
２０μｍの誘電体セラミックス基板に、マイクロストリ
ップ線路、コプレイナ線路、グランディッドコプレイナ
線路のいずれかの導波路を、接続すべき回路基板又はキ
ャリヤの上に形成された導波路と、半導体素子との間の
整合インピーダンスを有するように形成した薄膜配線基
板を用いて接続する方法を開発したものである。
本発明によると、半導体素子と回路基板又はキャリヤと
の接続方法において、インピーダンスの整合のための伝
送路の設計は次のように成される。
の接続方法において、インピーダンスの整合のための伝
送路の設計は次のように成される。
即ち、特性インピーダンスＺ、の伝送路（回路基板又は
キャリヤの伝送路）を負荷インピーダンスＺ、（半導体
素子）で終端する場合の整合インピーダンス２．は、 ２ 、 ＝ （２＋・ｚ 、）ｌ／１ で与えられるから、接続用誘電体セラミックス基板上に
λ／４（＾は使用波長である）の長きの特性インピーダ
ンスＺ、の伝送路を形成してやればよい、これを例えば
マイクロストリップ線路で実現するには、次のソポール
（Ｓｏｂｏｌ ）の式を用い、Ｚ 、、＝ ３７７／ε
、１″・（Ｗ／ｈ）Ｘ １ ／１＋１．７３５ε −＠
、ａｓ＊・（讐／ｈ）−６，８１ｍ但し、 ε、は接続用誘電体セラミックス基板の誘電率りは接続
用誘電体セラミックス基板の厚みである。
キャリヤの伝送路）を負荷インピーダンスＺ、（半導体
素子）で終端する場合の整合インピーダンス２．は、 ２ 、 ＝ （２＋・ｚ 、）ｌ／１ で与えられるから、接続用誘電体セラミックス基板上に
λ／４（＾は使用波長である）の長きの特性インピーダ
ンスＺ、の伝送路を形成してやればよい、これを例えば
マイクロストリップ線路で実現するには、次のソポール
（Ｓｏｂｏｌ ）の式を用い、Ｚ 、、＝ ３７７／ε
、１″・（Ｗ／ｈ）Ｘ １ ／１＋１．７３５ε −＠
、ａｓ＊・（讐／ｈ）−６，８１ｍ但し、 ε、は接続用誘電体セラミックス基板の誘電率りは接続
用誘電体セラミックス基板の厚みである。
この式から導き出される線路幅Ｗで長さλ／４の伝送路
を形成してやればよい。
を形成してやればよい。
また、使用する誘電体セラミックス薄板は、厚さ３０〜
１２０μｍのアルミナを主成分とする誘電体磁器材料で
あることが好適である。利用するセラミックス基板の実
用上から、この範囲の厚きのセラミックス基板が好適で
ある。
１２０μｍのアルミナを主成分とする誘電体磁器材料で
あることが好適である。利用するセラミックス基板の実
用上から、この範囲の厚きのセラミックス基板が好適で
ある。
その導電性薄膜は、最上面が厚さ３μｍ以上のＡｕ層で
あり、Ａ ｕ ／ Ｐ ｄ ／ Ｔ ＋、Ａ ｕ ／
Ｐ ｄ ／ Ｎ ｆ −Ｃｒ、Ａ ｕ ／ Ｐ ｄ ／
Ｔ ａ −Ｎ 。
あり、Ａ ｕ ／ Ｐ ｄ ／ Ｔ ＋、Ａ ｕ ／
Ｐ ｄ ／ Ｎ ｆ −Ｃｒ、Ａ ｕ ／ Ｐ ｄ ／
Ｔ ａ −Ｎ 。
Ａ ｕ ／ Ｎ ｉ −Ｃｒ ／ Ｔ ａ −Ｎのいず
れかの材質からなる。１１！ｔの構造を有するものが好
適である。即ち、マイクロ波用回路であるために、表皮
効果を考慮し、また、基板と導体層の接着強度を確保す
るため、このような構造が好適である。最上層のＡｕ層
が、３μｍ未満では、導体損失が大きくなり、伝搬損失
が大きくなるため、不都合である。
れかの材質からなる。１１！ｔの構造を有するものが好
適である。即ち、マイクロ波用回路であるために、表皮
効果を考慮し、また、基板と導体層の接着強度を確保す
るため、このような構造が好適である。最上層のＡｕ層
が、３μｍ未満では、導体損失が大きくなり、伝搬損失
が大きくなるため、不都合である。
焼成したセラミックス薄板の上に、前記のような導電性
層を、蒸着法、吹き付は法、スパッタリング法等で形成
することができる。
層を、蒸着法、吹き付は法、スパッタリング法等で形成
することができる。
例えば、本発明の構造となるように焼成セラミックス薄
板の両面に種々の方法で形成した導電性薄膜を形成でき
、エツチング及びフォトリソグラフ技法等の方法で、導
体層パターンを得ることができる。
板の両面に種々の方法で形成した導電性薄膜を形成でき
、エツチング及びフォトリソグラフ技法等の方法で、導
体層パターンを得ることができる。
本発明に利用するセラミックス薄板の製法は、特に限定
されるものではないが、セラミックスゲノーンシートを
形成し、焼成する方法などがあり、他は特に限定きれる
ものではない。
されるものではないが、セラミックスゲノーンシートを
形成し、焼成する方法などがあり、他は特に限定きれる
ものではない。
次に、本発明の半導体素子と回路基板又はキャリヤの接
続方法について、具体的な実施例により、説明するが、
本発明は、その説明により限定されるものではない。
続方法について、具体的な実施例により、説明するが、
本発明は、その説明により限定されるものではない。
［実施例］
第１図の断面図は、本発明の接続方法により、接続しよ
うとする回路基板１と半導体素子３との間の整合インピ
ーダンスを有する導波路８（第３図参照）を形成した誘
電体セラミックス基板５により、回路基板１と半導体素
子３をハンダ又は導電性接着剤６で、接続した場合の接
続部の断面図である。
うとする回路基板１と半導体素子３との間の整合インピ
ーダンスを有する導波路８（第３図参照）を形成した誘
電体セラミックス基板５により、回路基板１と半導体素
子３をハンダ又は導電性接着剤６で、接続した場合の接
続部の断面図である。
第３図の各断面図は、各々（Ａ＞マイクロストリップ線
路型、（Ｂ）コプレイナ線路型、（Ｃ）グランディッド
コプレイナ線路型で形成した接続用セラミックス薄板５
の例を示すものである。これらは、接続しようとする半
導体素子３、回路基板及びキャリヤ１の接続用端子部（
第１図の導電体配線端子）の形状により選択することが
望ましい。
路型、（Ｂ）コプレイナ線路型、（Ｃ）グランディッド
コプレイナ線路型で形成した接続用セラミックス薄板５
の例を示すものである。これらは、接続しようとする半
導体素子３、回路基板及びキャリヤ１の接続用端子部（
第１図の導電体配線端子）の形状により選択することが
望ましい。
また、この誘電体セラミックス薄板５の材質及び厚さは
、接続しようとする半導体素子３、回路基板及びキャリ
ヤ１の接続用端子部４のピッチ間隔と誘電体セラミック
ス基板３上に形成する導波路の種類により選択されるが
、どの導波路の場合にも、回路基板又はキ、Ｍリヤ１の
導波路の多くが、５０Ω又は７５Ωのインピーダンスで
形成されているから、比誘電率が１０程度で損失が少な
いアルミナを主成分とする厚さ３０〜１２０ａｍのセラ
ミックス薄板を用いることが望ましいものである。
、接続しようとする半導体素子３、回路基板及びキャリ
ヤ１の接続用端子部４のピッチ間隔と誘電体セラミック
ス基板３上に形成する導波路の種類により選択されるが
、どの導波路の場合にも、回路基板又はキ、Ｍリヤ１の
導波路の多くが、５０Ω又は７５Ωのインピーダンスで
形成されているから、比誘電率が１０程度で損失が少な
いアルミナを主成分とする厚さ３０〜１２０ａｍのセラ
ミックス薄板を用いることが望ましいものである。
（Ａ）マイクロストリップ線路型の場合には、第３図Ａ
に示すように、誘電体セラミックス薄板７の信号ライン
８のある面にグランド９用の端子１３を設け、スルーホ
ール１４を用いて、そのグランド用端子１３と反対面の
グランド層９の導通を確保することが望ましい。この際
に、グランド用端子１３は、信号ライン８からできるだ
け離れた位置に設けることが更に望ましい。
に示すように、誘電体セラミックス薄板７の信号ライン
８のある面にグランド９用の端子１３を設け、スルーホ
ール１４を用いて、そのグランド用端子１３と反対面の
グランド層９の導通を確保することが望ましい。この際
に、グランド用端子１３は、信号ライン８からできるだ
け離れた位置に設けることが更に望ましい。
（Ｂ）フプレイナ線路型の場合には、第３図Ｂに示すよ
うに、回路用の誘電体セラミックス薄板７の一方の面」
二にのみ、図示のように、信号ラインとなる導電体層８
とグランドパターンとなる導電体層９を形成したもので
ある。
うに、回路用の誘電体セラミックス薄板７の一方の面」
二にのみ、図示のように、信号ラインとなる導電体層８
とグランドパターンとなる導電体層９を形成したもので
ある。
（Ｃ）グランディッドコプレイナ線路型の場合には、第
３図Ｃに示すように、−面に信号ラインとなる導電体層
８を形成し、他の面にグランドパターンとなる導電性層
９を全面に形成し、そして、スルーホール１４を用いて
、誘電体セラミックス基板７の両面に形成されたグラン
ドパターン９間の導通を確保することが好適である。
３図Ｃに示すように、−面に信号ラインとなる導電体層
８を形成し、他の面にグランドパターンとなる導電性層
９を全面に形成し、そして、スルーホール１４を用いて
、誘電体セラミックス基板７の両面に形成されたグラン
ドパターン９間の導通を確保することが好適である。
第４図の断面図は、回路用誘電体セラミックス基板１０
と半導体素子（第１図の３）、回路基板又はキャリヤ（
第１図の２）との接続部を示すものである。接続部は、
電気的導通を確保するため、ハンダ又は導電性接着剤６
で接続することが好適である。また、前記回路基板１０
と半導体素子、回路基板又はキャリヤとの接続は、信号
ライン８及び信号ラインのある面と同一面のグランド層
９又はグランド用端子１３（第３図参照）の少なくとも
２箇所において行なうことが好適である。
と半導体素子（第１図の３）、回路基板又はキャリヤ（
第１図の２）との接続部を示すものである。接続部は、
電気的導通を確保するため、ハンダ又は導電性接着剤６
で接続することが好適である。また、前記回路基板１０
と半導体素子、回路基板又はキャリヤとの接続は、信号
ライン８及び信号ラインのある面と同一面のグランド層
９又はグランド用端子１３（第３図参照）の少なくとも
２箇所において行なうことが好適である。
［作成方法］
このような誘電体セラミックス基板の上の導波路は、フ
ォトリソグラフィーの手法を用いて、エツチング又はリ
フトオフ法により形成きれる。
ォトリソグラフィーの手法を用いて、エツチング又はリ
フトオフ法により形成きれる。
第５図（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）の断面図は、前
記誘電体セラミックス薄板７の上の導波路をエツチング
法を用いて形成する手法を順次示したものである。
記誘電体セラミックス薄板７の上の導波路をエツチング
法を用いて形成する手法を順次示したものである。
先ず、第５図（Ａ）の断面図に示すように、誘電体セラ
ミックス薄板７の片面（コプレイナ線路の場合）又は両
面（マイクロストリップ線路型、グランデイッドコプレ
イナ線路型の場合）に、蒸着法、スパッタリング法又は
メツキ法等の手法を用いて導電性薄膜１１を形成する。
ミックス薄板７の片面（コプレイナ線路の場合）又は両
面（マイクロストリップ線路型、グランデイッドコプレ
イナ線路型の場合）に、蒸着法、スパッタリング法又は
メツキ法等の手法を用いて導電性薄膜１１を形成する。
その際、この導電性薄膜１１は、膜１１と薄板７との接
着強度が大きいこと及び表皮効果を考慮した上で、最上
層が厚き３μｍ以上のＡｕ層であり、 Ａ ｕ ／ Ｐ ｄ ／ Ｔ ｉ 。
着強度が大きいこと及び表皮効果を考慮した上で、最上
層が厚き３μｍ以上のＡｕ層であり、 Ａ ｕ ／ Ｐ ｄ ／ Ｔ ｉ 。
Ａ ｕ ／ Ｐ ｄ ／ Ｎ ｉ −Ｃｒ 。
Ａ ｕ ／ Ｐ ｄ ／ Ｔ ａ −Ｎ 。
Ａ ｕ ／ Ｎ ｉ −Ｃｒ ／ Ｔ ａ −Ｎのいず
れかの構造を有する３層構造とすることが好適である。
れかの構造を有する３層構造とすることが好適である。
次に、第５図（Ｂ）の断面図に示すように、フォトレジ
ストを用い、所望のパターンのレジスト層１２を形成し
た後に、第５図（Ｃ）の断面図に示すように、導電体層
１１をエツチングし、更に、第５図（Ｄ）の断面図に示
すように、レジスト層を除去することにより、所望のグ
ランドパターン１１、信号ライン１５等を形成すること
ができる。
ストを用い、所望のパターンのレジスト層１２を形成し
た後に、第５図（Ｃ）の断面図に示すように、導電体層
１１をエツチングし、更に、第５図（Ｄ）の断面図に示
すように、レジスト層を除去することにより、所望のグ
ランドパターン１１、信号ライン１５等を形成すること
ができる。
第６図（Ａ）、（Ｂ）、（Ｃ）の断面図は、前記誘電体
セラミックス薄板７の上に導波路を、リフトオフ法を用
いて形成する手法を順次示したものである。即ち、誘電
体セラミックス薄板７の片面（コプレイナ線路の場合）
又は両面（マイクロストリップ線路、グランディッドコ
プレイナ線路の場合）に、第６図（Ａ）の断面図に示す
ように、フォトレジストを用いて所望のパターンと逆の
パターンのレジスト層１２を形成する。その後、第６図
（Ｂ）の断面図に示すように、蒸着法、スパッタリング
法又はメツキ法等の手法を用いて、逆パターンのレジス
ト層１２を有する誘電体セラミックス基板７の面に対し
て、導電体薄膜の形成処理を行ない、導電体層１１を形
成する。次に、第６図（Ｃ）の断面図に示すように、レ
ジストＪｉ’Ｊ１２を除去することにより、不要部の導
電体層を除去し、所望のグランドパターン１１、信号ラ
イン１５等を形成することができる。
セラミックス薄板７の上に導波路を、リフトオフ法を用
いて形成する手法を順次示したものである。即ち、誘電
体セラミックス薄板７の片面（コプレイナ線路の場合）
又は両面（マイクロストリップ線路、グランディッドコ
プレイナ線路の場合）に、第６図（Ａ）の断面図に示す
ように、フォトレジストを用いて所望のパターンと逆の
パターンのレジスト層１２を形成する。その後、第６図
（Ｂ）の断面図に示すように、蒸着法、スパッタリング
法又はメツキ法等の手法を用いて、逆パターンのレジス
ト層１２を有する誘電体セラミックス基板７の面に対し
て、導電体薄膜の形成処理を行ない、導電体層１１を形
成する。次に、第６図（Ｃ）の断面図に示すように、レ
ジストＪｉ’Ｊ１２を除去することにより、不要部の導
電体層を除去し、所望のグランドパターン１１、信号ラ
イン１５等を形成することができる。
以上のおいて更に、誘電体セラミックス基板にスルーホ
ールを設けるには、例えば、第３図（Ｃ）の断面図に示
す構造のためには、ＣＯ，レーザを用いることが好適で
ある。この際に、スルーホール１４は、形成するグラン
ディッドコプレイナ線路構造の基板両面が、グランド層
となる部分の、信号ライン層のできるだけ近傍にできる
だけ多く形成することが、望ましい、然し乍ら、実際に
は、基板強度を確保する必要があることから、導電体層
（信号ライン層）８から０．３〜１．Ｏｍ程度離れた位
置に、導電体層パターン中に３〜５ＩＩＩ１１程度間隔
を置き、形成することが好適である。また、広い面積の
グランド層がある場合には、３ｍｍ課程に１個の割合で
スルーホールを形成することが好適である。
ールを設けるには、例えば、第３図（Ｃ）の断面図に示
す構造のためには、ＣＯ，レーザを用いることが好適で
ある。この際に、スルーホール１４は、形成するグラン
ディッドコプレイナ線路構造の基板両面が、グランド層
となる部分の、信号ライン層のできるだけ近傍にできる
だけ多く形成することが、望ましい、然し乍ら、実際に
は、基板強度を確保する必要があることから、導電体層
（信号ライン層）８から０．３〜１．Ｏｍ程度離れた位
置に、導電体層パターン中に３〜５ＩＩＩ１１程度間隔
を置き、形成することが好適である。また、広い面積の
グランド層がある場合には、３ｍｍ課程に１個の割合で
スルーホールを形成することが好適である。
導電体層は、誘電体セラミックス基板の表面にスパッタ
リング法により、Ｔｉ層を０．３μｍ１Ｐｄ層を０．３
μｍ及びＡｕ層を形成した後に、更に、メツキ法により
Ａｕ層を形成した３Ｍ構造のものが好適である。尚、形
成するＡｕｆｆ１は表皮効果を考え、厚み３μｍ以上で
あることが好適である。以上の導電体薄膜の作成法は、
スパッタリング或いはメツキ法により行なうことができ
るが、両者による差異は無く、両者で形成したＡｕ膜厚
の合計は、３μｍ以上のものが好適である。
リング法により、Ｔｉ層を０．３μｍ１Ｐｄ層を０．３
μｍ及びＡｕ層を形成した後に、更に、メツキ法により
Ａｕ層を形成した３Ｍ構造のものが好適である。尚、形
成するＡｕｆｆ１は表皮効果を考え、厚み３μｍ以上で
あることが好適である。以上の導電体薄膜の作成法は、
スパッタリング或いはメツキ法により行なうことができ
るが、両者による差異は無く、両者で形成したＡｕ膜厚
の合計は、３μｍ以上のものが好適である。
また、以上のスパッタリングにより、スルーホール内壁
にも、導電体薄膜が形成きれ、スルーホールを通して、
上下に形成したグランド層とグランド用端子の導電体層
を導通許せることができる。
にも、導電体薄膜が形成きれ、スルーホールを通して、
上下に形成したグランド層とグランド用端子の導電体層
を導通許せることができる。
また、導電体層９がスルーホール１４に近接している場
合やメツキ法を用いる場合には、導電体層パターン９を
形成した後に、フォトレジストを用いて導電体層パター
ンの保護層を形成した後、スパッタリングを行なうこと
が好適である。
合やメツキ法を用いる場合には、導電体層パターン９を
形成した後に、フォトレジストを用いて導電体層パター
ンの保護層を形成した後、スパッタリングを行なうこと
が好適である。
［発明の効果］
本発明の半導体素子と回路基板又はキャリヤとを接続す
る方法により、 第１に、従来の空中線による接続方法における空中配線
部の寄生インダクタンス分を無くした接続方法が容易に
なり、回路全体の特性の安定化に大きく貢献できるマイ
クロ波用薄膜回路基板を提供することができること、 第２に、更に、半導体素子と回路基板又はキャツヤとの
間のインピーダンス整合が容易に得られるため、回路全
体の特性を安定化することに大きく貢献できることにな
ること、 第３に、この接続方法は半導体素子と回路基板又はキャ
リヤとの接続に限らず、回路基板同士の接続方法として
も有効であると期待される半導体素子と回路基板又はキ
ャリヤとを接続する方法を提供したこと、 などの技術的な効果が得られた。
る方法により、 第１に、従来の空中線による接続方法における空中配線
部の寄生インダクタンス分を無くした接続方法が容易に
なり、回路全体の特性の安定化に大きく貢献できるマイ
クロ波用薄膜回路基板を提供することができること、 第２に、更に、半導体素子と回路基板又はキャツヤとの
間のインピーダンス整合が容易に得られるため、回路全
体の特性を安定化することに大きく貢献できることにな
ること、 第３に、この接続方法は半導体素子と回路基板又はキャ
リヤとの接続に限らず、回路基板同士の接続方法として
も有効であると期待される半導体素子と回路基板又はキ
ャリヤとを接続する方法を提供したこと、 などの技術的な効果が得られた。
第１図は、本発明による回路基板と半導体素子との接続
構造を示す断面図である。 第２図は、従来の回路基板の接続部分の断面図である。 第３図（Ａ）、（Ｂ）、（Ｃ）は、本発明に利用する誘
電体セラミックス薄板の構造を示す断面図である。 第４図は、本発明により回路基板１と半導体素子３を接
続する構造を示す断面図である。 第５図（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）は、第３図（Ｃ
）に示した導体層を有する誘電体セラミックス薄板に対
してフォトリソエツチング法で、回路信号ラインパター
ンとグランド層パターンを形成する方法を順次示す断面
図である。 第６図（Ａ）、（Ｂ）、（Ｃ）は、第３図（Ｃ）で示し
た誘電体セラミックス薄板をリフトオフ法で作製する方
法を順次示す断面図である。 ［主要部分の符号の説明］ １ 、、、、、、、、セラミックス回路基板２ 、、、
、、、、、導電体配線部 ３ 、、、、、、、、半導体素子 ４ 、、、、、、、、空中配線部 ５ 、、、、、、、、本発明に利用する誘電体セラミッ
クス薄板 ６ 、、、、、、、、ハンダ又は導電性接着剤７ 、、
、、、、、、誘電体セラミックス薄板８ 、、、、、、
、、信号ライン導電体層９ 、、、、、、、、グランド
層の導電体層ｉ ｏ 、、、、、、、、回路基板 ３ 、、、、、、、、グランド用端子の導電体層４ 、
、、、、、、、スルーホール
構造を示す断面図である。 第２図は、従来の回路基板の接続部分の断面図である。 第３図（Ａ）、（Ｂ）、（Ｃ）は、本発明に利用する誘
電体セラミックス薄板の構造を示す断面図である。 第４図は、本発明により回路基板１と半導体素子３を接
続する構造を示す断面図である。 第５図（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）は、第３図（Ｃ
）に示した導体層を有する誘電体セラミックス薄板に対
してフォトリソエツチング法で、回路信号ラインパター
ンとグランド層パターンを形成する方法を順次示す断面
図である。 第６図（Ａ）、（Ｂ）、（Ｃ）は、第３図（Ｃ）で示し
た誘電体セラミックス薄板をリフトオフ法で作製する方
法を順次示す断面図である。 ［主要部分の符号の説明］ １ 、、、、、、、、セラミックス回路基板２ 、、、
、、、、、導電体配線部 ３ 、、、、、、、、半導体素子 ４ 、、、、、、、、空中配線部 ５ 、、、、、、、、本発明に利用する誘電体セラミッ
クス薄板 ６ 、、、、、、、、ハンダ又は導電性接着剤７ 、、
、、、、、、誘電体セラミックス薄板８ 、、、、、、
、、信号ライン導電体層９ 、、、、、、、、グランド
層の導電体層ｉ ｏ 、、、、、、、、回路基板 ３ 、、、、、、、、グランド用端子の導電体層４ 、
、、、、、、、スルーホール
Claims (8)
- １．半導体素子と回路基板又はキャリヤとの接続方法に
おいて、 厚み３０〜１２０μｍの誘電体セラミックス薄板を用い
、接続すべき半導体素子と回路基板又はキャリヤとの間
のインピーダンス整合が得られるような伝送路をその上
に形成した前記誘電体セラミックス薄板を、接続部材と
して用いることを特徴とする半導体素子と回路基板又は
キャリヤとを接続する方法。 - ２．前記誘電体セラミックス薄板に形成された伝送路が
、マイクロストリップ線路形成型誘電体セラミックス薄
板、コプレイナ線路形成型誘電体セラミックス薄板及び
グランデイットコプレイナ線路形成型誘電体セラミック
ス薄板のいずれかの構造である導波路線路であることを
特とする請求項第１項記載の半導体素子と回路基板又は
キャリヤとを接続する方法。 - ３．前記誘電体セラミックス薄板が、アルミナを主成分
とする誘電体磁器材料であることを特徴とする請求項第
１項記載の半導体素子と回路基板又はキャリヤとを接続
する方法。 - ４．前記伝送路を構成する金属導体層が、最上層が厚み
３μｍ以上のＡｕ層であり、 Ａｕ／Ｐｄ／Ｔｉ、Ａｕ／Ｐｄ／Ｎｉ−Ｃｒ、Ａｕ／Ｐ
ｄ／Ｔａ−Ｎ、 Ａｕ／Ｎｉ−Ｃｒ／Ｔａ−Ｎの３層構造からなる群から
選択されるいずれかの３層構造を有することを特徴とす
る請求項第１項記載の半導体素子と回路基板又はキャリ
ヤとを接続する方法。 - ５．前記誘電体セラミックス薄板と半導体素子及び回路
基板又はキャリヤとは、ハンダ又は導電性接着剤のいず
れかを用いて、信号ライン及びグランド端子を接続する
ことをを特徴とする請求項第１項記載の半導体素子と回
路基板又はキャリヤとを接続する方法。 - ６．前記マイクロストリップ線路形成型誘電体セラミッ
クス薄板は、信号ラインのある面にグランド接続用の端
子を有し、スルーホールを通して反対面のグランド層と
の導通を有することを特徴とする請求項第２項記載の半
導体素子と回路基板又はキヤリヤとを接続する方法。 - ７．前記グランディッドコプレイナ線路形成型誘電体セ
ラミックス薄板は、スルーホールを有し、これを通じて
該薄板の両面に形成されたグランド層間が導通している
ことを特徴とする請求項第２項記載の半導体素子と回路
基板又はキャリヤとを接続する方法。 - ８．該スルーホールの直径は、１００μｍ以下であり、
該セラミックス薄板５の厚さは、３０〜１００μｍであ
ることを特徴とする請求項第７項記載の半導体素子と回
路基板又はキヤリヤとを接続する方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26800589A JPH03131102A (ja) | 1989-10-17 | 1989-10-17 | 半導体素子と回路基板又はキャリヤとの接続方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26800589A JPH03131102A (ja) | 1989-10-17 | 1989-10-17 | 半導体素子と回路基板又はキャリヤとの接続方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03131102A true JPH03131102A (ja) | 1991-06-04 |
Family
ID=17452586
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26800589A Pending JPH03131102A (ja) | 1989-10-17 | 1989-10-17 | 半導体素子と回路基板又はキャリヤとの接続方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03131102A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05259709A (ja) * | 1992-03-10 | 1993-10-08 | Fukushima Nippon Denki Kk | 高比誘電率基板整合回路 |
| EP0803907A3 (en) * | 1996-04-24 | 1999-07-28 | Honda Giken Kogyo Kabushiki Kaisha | Ribbon, bonding wire and microwave circuit package |
| US11252814B2 (en) | 2018-10-05 | 2022-02-15 | Kabushiki Kaisha Toshiba | Grounding structure of high frequency circuit board |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02308554A (ja) * | 1989-05-24 | 1990-12-21 | Hitachi Ltd | 超高周波用半導体装置 |
-
1989
- 1989-10-17 JP JP26800589A patent/JPH03131102A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02308554A (ja) * | 1989-05-24 | 1990-12-21 | Hitachi Ltd | 超高周波用半導体装置 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05259709A (ja) * | 1992-03-10 | 1993-10-08 | Fukushima Nippon Denki Kk | 高比誘電率基板整合回路 |
| EP0803907A3 (en) * | 1996-04-24 | 1999-07-28 | Honda Giken Kogyo Kabushiki Kaisha | Ribbon, bonding wire and microwave circuit package |
| US6331806B1 (en) | 1996-04-24 | 2001-12-18 | Honda Giken Kogyo Kabushiki Kaisha | Microwave circuit package and edge conductor structure |
| US11252814B2 (en) | 2018-10-05 | 2022-02-15 | Kabushiki Kaisha Toshiba | Grounding structure of high frequency circuit board |
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