JPH03129869A - リードフレーム - Google Patents

リードフレーム

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Publication number
JPH03129869A
JPH03129869A JP26961389A JP26961389A JPH03129869A JP H03129869 A JPH03129869 A JP H03129869A JP 26961389 A JP26961389 A JP 26961389A JP 26961389 A JP26961389 A JP 26961389A JP H03129869 A JPH03129869 A JP H03129869A
Authority
JP
Japan
Prior art keywords
island
lead frame
conductive sheet
semiconductor device
wire
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP26961389A
Other languages
English (en)
Inventor
Takeshi Fukamachi
深町　健
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Kyushu Ltd
Original Assignee
NEC Kyushu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Kyushu Ltd filed Critical NEC Kyushu Ltd
Priority to JP26961389A priority Critical patent/JPH03129869A/ja
Publication of JPH03129869A publication Critical patent/JPH03129869A/ja
Pending legal-status Critical Current

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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置用のリードフレームに関し、特に非
導電性シートを貼ったリードフレームに間する。
〔従来の技術〕
第２図（ａ）、（ｂ）及び（ｃ）は従来のリードフレー
ムの一例を説明するための組立工程順に示したリードフ
レームの平面図及び断面図である。従来、この種のリー
ドフレームは、第２図に示すようにインナーリード６の
変形やアイランド５のネジレを防止するために裏面に非
導電性シート２を貼っていた。また、第２図（Ｃ）に示
すように、半導体素子３はアイランド５に固着され、半
導体素子３上の電極パッドからインナーリード６先端に
向けて金属性のボンディングワイヤ４で結線されていた
。
〔発明が解決しようとする課題〕
上述した従来のリードフレームは、裏面に貼られた非導
電性シートはリード及びアイランドの変化には効果を有
するが、ボンディングワイヤもしくはボンディングテー
プの品質を向上させることはできなかった。すなわち、
電極パッドからインナーリードに結線されたワイヤーも
しくはテープが上下に変化した場合に、ワイヤーもしく
はテープの半導体素子エツジ部への短絡を防止できない
という欠点がある。
本発明の目的は、かかる欠点を解消し、半導体素子のエ
ツジ部とワイヤあるいはテープがた短絡しないリードフ
レームを提供することにある。
〔課題を解決するための手段〕
本発明のリードフレームは、半導体素子を搭載するアイ
ランドと前記半導体素子の電極パッドとボンディングワ
イヤで接続するインナーリードとを貼り付ける非電導性
シートを有するリードフレームにおいて、この非電導性
シートに、前記アイランドを囲み、かつ前記アイランド
の面より突出する凸部が形成されていることを特徴とし
ている。
〔実施例〕
次に、本発明について図面を参照して説明する。
第１図（ａ）、（ｂ）及び（ｃ）は本発明のリードフレ
ームの一実施例を説明するための組立工程順に示したリ
ードフレームの平面図及び断面図である。このリードフ
レームは、第１図に示すようにアイランド５の周囲より
、アイランド５の面より突出する凸部７が非導電性シー
ト２に設けられたことである。このように非導電性シー
ト２に凸部７を設けることにより、ボンディングワイヤ
ー４が上下に変形した場合、半導体素子３のエツジ部へ
短絡を非導電性シート２の凸部７によって防止できるこ
とにより、ボンディングワイヤーの品質を向上させ、製
品の信頼性を高めると共に製造時の歩留を大幅に向上さ
せる。
〔発明の効果〕
以上説明したように本発明は、半導体装置のリードフレ
ームにおいてリードボンディング部と半導体素子ボンデ
ィング部の間に非導電性シートを有し、かつ、こと非導
電性シートが接続されるボンディングワイヤーに対して
突出する方向に凸部を設けることにより、電極パッドか
らインナーリードに結線されたワイヤもしくはテープが
上下に変形した場合に、ワイヤもしくはテープの半導体
素子エツジ部への短絡を防止できるリードフレームが得
られるという効果がある。
【図面の簡単な説明】
第１図（ａ）、（ｂ）及び（Ｃ）は本発明のり−ドフレ
ームー実施例を説明するために組立工程順に示したリー
ドフレームの平面図及び断面図、第２図は（ａ）、（ｂ
）及び（Ｃ）は従来のリードフレームの一例を説明する
ために組立工程順に示したリードフレームの平面図及び
断面図である。 １・・・リードフレーム、２・・・非導電性シート、３
・・・半導体素子、４・・・ボンディングワイヤー　５
・・・アイランド、６・・・インナーリード、７・・・
凸部。

Claims (1)

    【特許請求の範囲】
  1. 　半導体素子を搭載するアイランドと前記半導体素子の
    電極パッドとボンディングワイヤで接続するインナーリ
    ードとを貼り付ける非電導性シートを有するリードフレ
    ームにおいて、この非電導性シートに、前記アイランド
    を囲み、かつ前記アイランドの面より突出する凸部が形
    成されていることを特徴とするリードフレーム。
JP26961389A 1989-10-16 1989-10-16 リードフレーム Pending JPH03129869A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP26961389A JPH03129869A (ja) 1989-10-16 1989-10-16 リードフレーム

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP26961389A JPH03129869A (ja) 1989-10-16 1989-10-16 リードフレーム

Publications (1)

Publication Number Publication Date
JPH03129869A true JPH03129869A (ja) 1991-06-03

Family

ID=17474792

Family Applications (1)

Application Number Title Priority Date Filing Date
JP26961389A Pending JPH03129869A (ja) 1989-10-16 1989-10-16 リードフレーム

Country Status (1)

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JP (1) JPH03129869A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5408127A (en) * 1994-03-21 1995-04-18 National Semiconductor Corporation Method of and arrangement for preventing bonding wire shorts with certain integrated circuit components

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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