JPH0312708A - 汎用シーケンサの選択操作方法 - Google Patents
汎用シーケンサの選択操作方法Info
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- JPH0312708A JPH0312708A JP14861089A JP14861089A JPH0312708A JP H0312708 A JPH0312708 A JP H0312708A JP 14861089 A JP14861089 A JP 14861089A JP 14861089 A JP14861089 A JP 14861089A JP H0312708 A JPH0312708 A JP H0312708A
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- 238000003825 pressing Methods 0.000 claims description 4
- 230000015654 memory Effects 0.000 abstract description 12
- 238000004519 manufacturing process Methods 0.000 abstract description 2
- 125000004122 cyclic group Chemical group 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 10
- 230000006870 function Effects 0.000 description 8
- 230000008569 process Effects 0.000 description 7
- 238000005516 engineering process Methods 0.000 description 3
- 230000008520 organization Effects 0.000 description 2
- 101100520819 Arabidopsis thaliana At5g66631 gene Proteins 0.000 description 1
- 101100184274 Candida albicans (strain SC5314 / ATCC MYA-2876) MNL1 gene Proteins 0.000 description 1
- 101100078102 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) MSN2 gene Proteins 0.000 description 1
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Landscapes
- Programmable Controllers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ａ、産業上の利用分野
本発明は、複数制御対象に対する汎用シーケンサの選択
操作方法に関し、特にメーカーとしての統一性を図り、
プログラム作成の工数を大幅に削減した高効率選択操作
方式に関する。
操作方法に関し、特にメーカーとしての統一性を図り、
プログラム作成の工数を大幅に削減した高効率選択操作
方式に関する。
Ｂ１発明の概要
本発明は、複数制御対象に対する汎用シーケンサの選択
操作方法において、ただ１つの選択スイッチが選択され
ている場合にのみ選択を実行する処理工程と、選択の実
行中に別な選択スイッチが選択された場合にその実行を
中止、後から選択された選択スイッチの選択を優先する
処理工程と、解除スイッチの押釦で選択の実行を解除す
る処理工程とで構成することにより、メーカーとしての
統一性を図り、プログラム作成の工数を大幅に削減する
技術を提供するものである。
操作方法において、ただ１つの選択スイッチが選択され
ている場合にのみ選択を実行する処理工程と、選択の実
行中に別な選択スイッチが選択された場合にその実行を
中止、後から選択された選択スイッチの選択を優先する
処理工程と、解除スイッチの押釦で選択の実行を解除す
る処理工程とで構成することにより、メーカーとしての
統一性を図り、プログラム作成の工数を大幅に削減する
技術を提供するものである。
Ｃ１従来の技術
プログラマブルコントローラ（以下ＰＣと略称する）は
、予め設定された順序で機械等の動きを制御するシーケ
ンサのうち、ブロセッザを内蔵することにより容易に制
御手順を変更できるようにしたしので、頻繁にモデルチ
ェンジを行う乗用車や家電製品の生産ラインの制御用な
どに河及している。従来、汎用ＰＣでは、−船釣に接点
方式のラダーソーケンスが採用されてきた。
、予め設定された順序で機械等の動きを制御するシーケ
ンサのうち、ブロセッザを内蔵することにより容易に制
御手順を変更できるようにしたしので、頻繁にモデルチ
ェンジを行う乗用車や家電製品の生産ラインの制御用な
どに河及している。従来、汎用ＰＣでは、−船釣に接点
方式のラダーソーケンスが採用されてきた。
Ｄ１発明が解決しようとする課題
近年、汎用ＰＣで選択操作機能を備えるケースが増えて
いるが、従来までの接点ノーケンス形のプログラミング
手法では、プログラム作成に多大な工数を必要とするう
え、作成されるプログラムが設計台別に異なり、メーカ
ーとしての統一性が不足する結果を招いていた。
いるが、従来までの接点ノーケンス形のプログラミング
手法では、プログラム作成に多大な工数を必要とするう
え、作成されるプログラムが設計台別に異なり、メーカ
ーとしての統一性が不足する結果を招いていた。
本発明は、このような課題に鑑みて創案されたもので、
プログラム作成の工数を大幅に削減し、メーカーとして
の統一性を図った汎用ＰＣによる高効率の選択操作方法
を提供することを目的としている。
プログラム作成の工数を大幅に削減し、メーカーとして
の統一性を図った汎用ＰＣによる高効率の選択操作方法
を提供することを目的としている。
Ｅ１課題を解決するための手段
本発明における上記課題を解決するための手段は、複数
の制御対象それぞれに対する選択スイッチを備えた汎用
シーケンサの選択操作方法において、ただ１つの選択ス
イッチか選択されている場合にのみ選択を実行する処理
工程と、選択の実行中に別な選択スイッチが選択された
場合にその実行を中＋Ｌ Ｌ、後から選択された選択ス
イッチの選択を優先する処理工程と、解除スイッチの押
釦で選択の実行を解除する処理工程とで成る汎用シーケ
ンサの選択操作方法によるものとする。
の制御対象それぞれに対する選択スイッチを備えた汎用
シーケンサの選択操作方法において、ただ１つの選択ス
イッチか選択されている場合にのみ選択を実行する処理
工程と、選択の実行中に別な選択スイッチが選択された
場合にその実行を中＋Ｌ Ｌ、後から選択された選択ス
イッチの選択を優先する処理工程と、解除スイッチの押
釦で選択の実行を解除する処理工程とで成る汎用シーケ
ンサの選択操作方法によるものとする。
Ｆ３作用
現在使用されているＰＣは、ラダーソーケンス機能の他
に、ワードｒｐ位の四則演算機能及び論理演算機能を備
えていて、これを使用すれば単調なラダーソーケンスと
途って、プログラムで処理する内容を判断と分岐により
論理的に組み立てることかでき、６部のプログラム論理
が確立されていれば、それらの組み合わせで大きな機能
を実現できる。逆に言うと、同じ機能では、ラダーソー
ケンスで作成したプログラムより乙圧倒的に短くなる。
に、ワードｒｐ位の四則演算機能及び論理演算機能を備
えていて、これを使用すれば単調なラダーソーケンスと
途って、プログラムで処理する内容を判断と分岐により
論理的に組み立てることかでき、６部のプログラム論理
が確立されていれば、それらの組み合わせで大きな機能
を実現できる。逆に言うと、同じ機能では、ラダーソー
ケンスで作成したプログラムより乙圧倒的に短くなる。
本発明は、ラダーソーケンスのプログラミングを前提と
していた汎用シーケンサで、論理回路の応用によりプロ
グラムを作成するもので、後押し優先の選択操作を基本
原理としている。
していた汎用シーケンサで、論理回路の応用によりプロ
グラムを作成するもので、後押し優先の選択操作を基本
原理としている。
第１図は、本発明の基本的アルゴリズムの一例を示４−
フローヂャートである。まず、多数の選択スイッチのう
ちただ１つだけ選択されている場合にのみ選択可能とし
、２つ以上の選択入力がある場合はどちらも選択しない
。いずれかの制御対象を選択実行中に他の選択スイッチ
を押すと、先に選択されていた方が解除され、後で選択
された方が優先的に選択実行される。通常の選択解除は
、解除スイッチの押釦入力によって行イつれる。
フローヂャートである。まず、多数の選択スイッチのう
ちただ１つだけ選択されている場合にのみ選択可能とし
、２つ以上の選択入力がある場合はどちらも選択しない
。いずれかの制御対象を選択実行中に他の選択スイッチ
を押すと、先に選択されていた方が解除され、後で選択
された方が優先的に選択実行される。通常の選択解除は
、解除スイッチの押釦入力によって行イつれる。
Ｇ、実施例
以下、図面を参照して、本発明の実施例を詳細に１説明
する。
する。
第１図は基本的アルゴリズムの説明を兼ねて−実施例を
示すフローチャートであり、第２図及び第３図は本発明
のメモリ割り付けの一実施例を示す説明図である。第２
図はヒツト入力テーブルの一例を示し、第３図はメモリ
割り付けの一例を示す。各図において、ＤＩは選択入力
、ｌ） ０は選択出力、ＭＩは人力整理データ、ＭＳは
選択実行データ、Ｍ Ｉ Ｈは弔−人力判定データ、Ｍ
Ｓ Ｈは単一選択実行判定データを示している。選択
人力ＤＩは、サイクリックにデータ更新され、第１図に
示す如く処理される。
示すフローチャートであり、第２図及び第３図は本発明
のメモリ割り付けの一実施例を示す説明図である。第２
図はヒツト入力テーブルの一例を示し、第３図はメモリ
割り付けの一例を示す。各図において、ＤＩは選択入力
、ｌ） ０は選択出力、ＭＩは人力整理データ、ＭＳは
選択実行データ、Ｍ Ｉ Ｈは弔−人力判定データ、Ｍ
Ｓ Ｈは単一選択実行判定データを示している。選択
人力ＤＩは、サイクリックにデータ更新され、第１図に
示す如く処理される。
汎用ＰＣのメモリ割り付けは、第３図（ａ）に示す如く
、３／４がシステム及びプログラム関係に割り当てられ
、１／４かデータ関係に割り当てられるのが普通だが、
本発明はデータ関係エリアの更に１／８を使用していて
、第３図（ｂ）及び（ｃ）か該エリアに対応する。
、３／４がシステム及びプログラム関係に割り当てられ
、１／４かデータ関係に割り当てられるのが普通だが、
本発明はデータ関係エリアの更に１／８を使用していて
、第３図（ｂ）及び（ｃ）か該エリアに対応する。
本発明の選択操作は第３図（ｂ）に示した選択操作エリ
アを使用して実行される。例えば、図中左方に示したア
ドレスの一例のメモリを使用すると、処理可能な最大表
示項目数は１１２項目で、選択人力１１１項目十選択解
除１項目となる。
アを使用して実行される。例えば、図中左方に示したア
ドレスの一例のメモリを使用すると、処理可能な最大表
示項目数は１１２項目で、選択人力１１１項目十選択解
除１項目となる。
第４図から第６図までの各図は、本発明の論理処理の一
例を示す説明図で、第４図は内部メモリに格納された前
記選択入力ＤＩの項目の見本図であり、第５図は前記入
力整理データＭｌの項目の見本図、第６図は各単一判定
データ項目の見本図である。
例を示す説明図で、第４図は内部メモリに格納された前
記選択入力ＤＩの項目の見本図であり、第５図は前記入
力整理データＭｌの項目の見本図、第６図は各単一判定
データ項目の見本図である。
選択人力−１〜４０は、第２図に示したメモリＤＩ−１
（１１１０）、０ｌ−２（＋１１１）。
（１１１０）、０ｌ−２（＋１１１）。
ＤＩ−３（１１１２）に、第４図に示す如く格納され、
ＤＩ−３の最終位置には選択解除データが格納される。
ＤＩ−３の最終位置には選択解除データが格納される。
これらのデータは、フローに従って、第２図に示したＭ
Ｉ ｌ （Ｍ ｌ ６０ ） 、 Ｍ Ｉ ２（
Ｍ１６１）及びＭＩ−３（Ｍｌ ６２）に整理されるが
、それら各メモリ末尾の２ピツトはワードの数値データ
として扱われるので、使用不可であり、第４図に示した
Ｉ） ［−１内の選択人力のうち■の部分が第５図のＭ
（−１内に整理され、■の部分はＭｌ−２内に整理され
ろ。同様に■の部分がＭｌ〜２内に整理され、■の部分
と■の部分がＭｌ−３に整理され、選択解除人力■はＭ
ｌ−３の最終より３番目の位置に格納される。各メモリ
末尾の２ヒツト■、■、■は使用されない。
Ｉ ｌ （Ｍ ｌ ６０ ） 、 Ｍ Ｉ ２（
Ｍ１６１）及びＭＩ−３（Ｍｌ ６２）に整理されるが
、それら各メモリ末尾の２ピツトはワードの数値データ
として扱われるので、使用不可であり、第４図に示した
Ｉ） ［−１内の選択人力のうち■の部分が第５図のＭ
（−１内に整理され、■の部分はＭｌ−２内に整理され
ろ。同様に■の部分がＭｌ〜２内に整理され、■の部分
と■の部分がＭｌ−３に整理され、選択解除人力■はＭ
ｌ−３の最終より３番目の位置に格納される。各メモリ
末尾の２ヒツト■、■、■は使用されない。
仮に、予めハード設計時に選択人力ＤＩをＭｌと同じビ
ット配列にすることができれば、Ｍｌはすべて省略する
ことができるが、但しその場合、人力点数がプリント板
１枚（例えば１６点）中の２点が使用不可となる。
ット配列にすることができれば、Ｍｌはすべて省略する
ことができるが、但しその場合、人力点数がプリント板
１枚（例えば１６点）中の２点が使用不可となる。
この人力整理データＭｌに対しては、第１図のフローに
示す如くビット判定を行い、該当ワード及び該当ビット
にのみ“！”が立っている以外は整理し直す。
示す如くビット判定を行い、該当ワード及び該当ビット
にのみ“！”が立っている以外は整理し直す。
次の処理工程では、論理演算機能により、ＭＥ＝２とＭ
ｌ−３とのオア、Ｍｌ−３とＭｌ−１とのオア、Ｍｌ−
１とＭｌ−２とのオアをとり、それぞれ単一人力判定デ
ータＭ Ｉ １１１ 、 Ｍ Ｉ Ｉ−１２。
ｌ−３とのオア、Ｍｌ−３とＭｌ−１とのオア、Ｍｌ−
１とＭｌ−２とのオアをとり、それぞれ単一人力判定デ
ータＭ Ｉ １１１ 、 Ｍ Ｉ Ｉ−１２。
Ｍ Ｉ Ｈ３として、第３図（Ｃ）に示したエリアに第
６図（ａ）に示す如く格納する。この入力判定データＭ
ＩＨに対しても、第１図のフローに示すビット判定を行
い、該当以外のワードのビットが立っている場合には整
理し直す。
６図（ａ）に示す如く格納する。この入力判定データＭ
ＩＨに対しても、第１図のフローに示すビット判定を行
い、該当以外のワードのビットが立っている場合には整
理し直す。
整理し直す必要がなければ、選択を実行する。
選択実行データＭＳは、第２図に示したＭＳ−１（ＭＩ
７０）、ＭＩ２ （ＭＩ７１）、Ｍｌ−３（ＭＩ７２）
に格納され、面記処理工程と同様に論理演算機能で、Ｍ
Ｓ−２とＭＳ−３とのオア、ＭＳ−３とＭＳ−１とのオ
ア及びＭＳ−１とＭＳ２とのオアをとり、それぞれ単一
人力判定データＭＳＨＩ、ＭＳＨ２，ＭＳｔ１３として
、第３図（ｃ）に示したエリアに第６図（ｂ）に示す如
く格納する。この選択実行判定データＭ Ｓ Ｈに対し
ても第１図のフローに示すビット判定を行い、該当以外
のワードのビットが立っていなければ選択を続行し、ビ
ットが立っている場合は、選択解除入力があったことを
意味するので、選択を解除する。選択判定用のデータは
、第３図（Ｃ）に示す内部定数エリアに、第６図（ｃ）
に示す如く格納されろ。
７０）、ＭＩ２ （ＭＩ７１）、Ｍｌ−３（ＭＩ７２）
に格納され、面記処理工程と同様に論理演算機能で、Ｍ
Ｓ−２とＭＳ−３とのオア、ＭＳ−３とＭＳ−１とのオ
ア及びＭＳ−１とＭＳ２とのオアをとり、それぞれ単一
人力判定データＭＳＨＩ、ＭＳＨ２，ＭＳｔ１３として
、第３図（ｃ）に示したエリアに第６図（ｂ）に示す如
く格納する。この選択実行判定データＭ Ｓ Ｈに対し
ても第１図のフローに示すビット判定を行い、該当以外
のワードのビットが立っていなければ選択を続行し、ビ
ットが立っている場合は、選択解除入力があったことを
意味するので、選択を解除する。選択判定用のデータは
、第３図（Ｃ）に示す内部定数エリアに、第６図（ｃ）
に示す如く格納されろ。
第７図は上記実施例のプログラムを示す模式図で、選択
人力が４０個の場合を示している。同図において、まず
■の段階は、選択人力ＤＩ−１゜ＤＩ−２，ＤＩ−３に
対応するビットをＭｌ−１（００〜１５で１４項目）と
Ｍｌ−２（同様１４項目）とＭｌ−３（００〜■３て１
２項目）までにそれぞれ並べ直すための処理である。
人力が４０個の場合を示している。同図において、まず
■の段階は、選択人力ＤＩ−１゜ＤＩ−２，ＤＩ−３に
対応するビットをＭｌ−１（００〜１５で１４項目）と
Ｍｌ−２（同様１４項目）とＭｌ−３（００〜■３て１
２項目）までにそれぞれ並べ直すための処理である。
■の段階は、選択解除信号に対して、該信号を単一人力
判定用としてＭＩ−３の第１５ピツトにセットし、単一
選択実行判定用としてＭＳ−３の第１５ビツトにセット
して、選択解除を行うための処理である。
判定用としてＭＩ−３の第１５ピツトにセットし、単一
選択実行判定用としてＭＳ−３の第１５ビツトにセット
して、選択解除を行うための処理である。
■の段階は、単一人力判定に用いる人力判定用データＭ
ｒ ＨＩ Ｍ Ｉ Ｈ２Ｍ Ｉ １−１３を人力整
理データＭｌ−１，Ｍ＋−２，Ｍｌ−３からセットする
ための処理である。
ｒ ＨＩ Ｍ Ｉ Ｈ２Ｍ Ｉ １−１３を人力整
理データＭｌ−１，Ｍ＋−２，Ｍｌ−３からセットする
ための処理である。
■の段階は、単一選択実行判定に使用する選択実行判定
用データＭＳ ｌ−１１、ＭＳ Ｎ ２ 、 ＭＳ １
１３を選択実行データＭＳ−１，Ｍｓ−２、Ｍ Ｓ −
３からセットするための処理である。
用データＭＳ ｌ−１１、ＭＳ Ｎ ２ 、 ＭＳ １
１３を選択実行データＭＳ−１，Ｍｓ−２、Ｍ Ｓ −
３からセットするための処理である。
■の段階は、個別に判定を行い、選択４−る丸めの処理
である。
である。
■の段階は、個別に操作指令を出力するだめの処理であ
る。
る。
本発明の実施例は、このように、プログラムで処理され
る内容を順を追って組み立てることにより特定の機能毎
にプログラムを作成することが可能であり、機能毎のプ
ログラムの論理が確立されていれば、その組み合わせで
全体を構築できろ。
る内容を順を追って組み立てることにより特定の機能毎
にプログラムを作成することが可能であり、機能毎のプ
ログラムの論理が確立されていれば、その組み合わせで
全体を構築できろ。
これにより、プログラム作成の工数を大幅に削減し、メ
ーカーとしての統一性を図ることができる。
ーカーとしての統一性を図ることができる。
Ｉｌ、発明の効果
以」へ説明したとおり、本発明によれば、プログラム作
成の工数を大幅に削減し、メーカーとしての統一性を図
った汎用ＰＣによる高効率の選択操作方法を提供するこ
とができる。
成の工数を大幅に削減し、メーカーとしての統一性を図
った汎用ＰＣによる高効率の選択操作方法を提供するこ
とができる。
第１図は本発明の基本的アルゴリズムのフローチャート
、第２図及び第３図、は本発明のメモリ割り付けの説明
図、第４図、第５図、第６図は本発明の論理処理の説明
図、第７図は本発明を実施したプログラムの模式図であ
る。 ＤＩ・・・選択人ツバＤＯ・・・選択出力、ｊｖｆ Ｉ
・・・入力整理データ、ＭＳ・・・選択実行データ、Ｍ
Ｉ ＋４・・・単一人力判定データ、ＭＳＮ・・・単
一選択実行判定データ。 第２図 ビット入力テーブルの説明図 （ｂ） （ａ＞ （ｃ） 第６図 内部メモリ項目の見本図 （ａ） （ｃ）
、第２図及び第３図、は本発明のメモリ割り付けの説明
図、第４図、第５図、第６図は本発明の論理処理の説明
図、第７図は本発明を実施したプログラムの模式図であ
る。 ＤＩ・・・選択人ツバＤＯ・・・選択出力、ｊｖｆ Ｉ
・・・入力整理データ、ＭＳ・・・選択実行データ、Ｍ
Ｉ ＋４・・・単一人力判定データ、ＭＳＮ・・・単
一選択実行判定データ。 第２図 ビット入力テーブルの説明図 （ｂ） （ａ＞ （ｃ） 第６図 内部メモリ項目の見本図 （ａ） （ｃ）
Claims (1)
- （１）複数の制御対象それぞれに対する選択スイッチを
備えた汎用シーケンサの選択操作方法において、ただ１
つの選択スイッチが選択されている場合にのみ選択を実
行する処理工程と、選択の実行中に別な選択スイッチが
選択された場合にその実行を中止し、後から選択された
選択スイッチの選択を優先する処理工程と、解除スイッ
チの押釦で選択の実行を解除する処理工程とで成ること
を特徴とする汎用シーケンサの選択操作方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14861089A JPH0312708A (ja) | 1989-06-12 | 1989-06-12 | 汎用シーケンサの選択操作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14861089A JPH0312708A (ja) | 1989-06-12 | 1989-06-12 | 汎用シーケンサの選択操作方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0312708A true JPH0312708A (ja) | 1991-01-21 |
Family
ID=15456631
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14861089A Pending JPH0312708A (ja) | 1989-06-12 | 1989-06-12 | 汎用シーケンサの選択操作方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0312708A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5379346A (en) * | 1976-12-23 | 1978-07-13 | Fuji Electric Co Ltd | Logical circuit |
| JPS6415810A (en) * | 1987-07-10 | 1989-01-19 | Fuji Electric Co Ltd | Checking system for action order of control panel |
-
1989
- 1989-06-12 JP JP14861089A patent/JPH0312708A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5379346A (en) * | 1976-12-23 | 1978-07-13 | Fuji Electric Co Ltd | Logical circuit |
| JPS6415810A (en) * | 1987-07-10 | 1989-01-19 | Fuji Electric Co Ltd | Checking system for action order of control panel |
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