JPH03125232A - エミュレータ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はターゲットシステムにおけるソフトウェアの開
発支援を行うためのエミュレータに係り、特にソフトウ
ェアデバッグ効率の向上を図ったエミュレータに関する
。

〔従来技術〕

マイクロコンピュータ応用機器（以下単にターゲットシ
ステムとも記す）の開発において、そのシステムデバッ
グやシステム評価を行うためのエミュレータは、ターゲ
ットシステムに含まれるマイクロコンピュータ（ターゲ
ットマイクロコンピュータ）の機能を代行しながらソフ
トウェアデバッグを可能とするものである。

エミュレータは、ターゲットマイクロコンピュータと同
等のマイクロプロセッサをターゲットシステムとのイン
タフェース部に備え、このマイクロプロセッサにソフト
ウェアデバッグ対象とされるプログラムを実行させてタ
ーゲットシステムを代行制御する。このとき、デバッグ
対象プログラムの内容を任意に変更したりして、その制
御状態をリアルタイムでトレースし、所定のブレークポ
イントでそのトレース結果を確認可能にしながらターゲ
ットシステムのソフトウェアデバッグを支援する。そし
て、このようなエミュレータのリアルタイムトレース機
能では、トレースするバスサイクルをアドレスバス、デ
ータバス、コントロールバス等の条件指定、例えば１０
００　Ｈ番地へのライトサイクルのみトレースする等の
指定ができ（サンプリングトレース）、このようなトレ
ースにより例えば１００ＯＨ番地のメモリ内容が不用意
に書き変わってしまうバグを容易に発見できる。

〔発明が解決しようとする課題〕

上記のように従来のリアルタイムトレース機能では適切
なトレース条件を設定することによりバグを容易に発見
することができる。しかし、ユーザがバグを修正するた
めに、誤った命令をソースプログラム中から発見するこ
とは必ずしも容易ではない。

例えばソースリストでは各命令がアドレスの順に並んで
いるため、誤った命令を修正するためにはその命令のア
ドレスを知ることが必要であるのにもかかわらずライト
サイクルをトレース条件とするような場合にはその命令
アドレスがトレースされないからである。即ち、ライト
サイクルをトレース条件とする場合、リアルタイムトレ
ース結果として。

アドレスバス：　１００ＯＨ データバス：誤ったデータ コントロールバス：ライトサイクル のような情報が記録されるが、誤ったデータを書込んだ
命令のあるアドレスは記録されない６本発明の目的は、
バグを発生した命令のアドレスをリアルタイムトレース
結果より直ちに認識可能なエミュレータを提供すること
にある。

本発明の前記ならびにそのほかの目的と新規な特徴は１
本明細書の記述及び添付図面から明らかになるであろう
。

〔課題を解決するための手段〕

本願において開示されている発明のうち代表的なものの
概要を簡単に説明すれば下記の通りである。

すなわち、エミュレーション用マイクロプロセッサの制
御状態をトレースする回路の記憶エリアとして、プログ
ラムカウンタから順次出力される一連の命令アドレスを
その他のトレース情報とは独立させてバスサイクル毎に
保持可能な命令アドレス保持領域を設けてエミュレータ
を構成したものである。

上記命令アドレス保持領域への命令アドレス格納を容易
に実現するには、命令フェッチサイクル毎にアドレスを
書換えて保持するアドレスラッチ手段を設け、その保持
値を上記命令アドレス保持領域に格納させるようにする
とよい。

また、上記トレース回路におけるトレース条件を任意に
変更可能とすることができる。

（作　用〕 上記した手段によれば、プログラムカウンタから順次出
力される一連の命令アドレスが、その他のトレース情報
とは独立してバスサイクル毎に命令アドレス保持領域に
格納され、このことが、バグを発生した命令アドレスを
直ちに認識可能とするように作用する。

〔実　施　例〕

第２図には本発明の一実施例であるエミュレータが示さ
れる。

第２図に示されるエミュレータは、その本体７から延長
されたケーブル４の先端のプラグが、ターゲットシステ
ム３に設けられたターゲットマイクロプロセッサ用ソケ
ット５に結合されることにより、ターゲットマイクロプ
ロセッサの機能を代行するようなエミュレーション機能
を備える。

エミュレータ本体７は、ターゲットシステム３に含まれ
るターゲットマイクロプロセッサの機能を代行するスレ
ーブマイクロプロセッサ（ＳＭＣＵ）１８が設けられ、
このスレーブマイクロプロセッサ１８がインタフェース
１４を介してケーブル４に結合されている。ここでこの
スレーブマイクロプロセッサ１８が、本発明におけるエ
ミュレーション用マイクロプロセッサに該当する。また
、ターゲットシステム３とスレーブマイクロプロセッサ
１８とがやりとりする情報やスレーブマイクロプロセッ
サ１８の内部状態に応する情報がスレーブバス１６に与
えられ、またこのスレーブバス１６を介してエミュレー
ションのための各種制御信号や情報がスレーブマイクロ
プロセッサ１８に与えられるようになっている。

スレーブバス１６は、スレーブアドレスバス（ＳＭＡＤ
Ｄ）やスレーブデータバス（ＳＭＤＡＴ）を含み、この
エミュレーションバス１６には、スレーブマイクロプロ
セッサ１８がターゲットマイクロプロセッサの機能を代
行する際に該プロセッサ１８の所定の状態切換えを行う
エミュレーション制御部８、スレーブマイクロプロセッ
サ１８の制御状態やスレーブバス１６の状態を監視して
その状態が予め設定された状態に達したときエミュレー
ション動作をブレークするためのブレーク制御部９、ス
レーブバス１６に与えられるデータやアドレスさらには
制御情報を逐次トレースして蓄えるトレース回路１０、
ターゲットシステムに含まれるべきデータメモリやプロ
グラムメモリを代行するためのエミュレーションメモリ
部１１が夫々結合される。上記エミュレーション制御部
８゜ブレーク制御部９、トレース回路１０、およびエミ
ュレーションメモリ部１１はマスタバス１７を通じてマ
スタマイクロプロセッサ（ＭＭＣＵ）１２の制御を受け
るようになっている。尚、マスタバス１７にはシリアル
インタフェース１３が結合され、このシリアルインタフ
ェース１３を介して上記マスタマイクロプロセッサ１２
とシステム開発装置１との間でデータのやりとりが行わ
れるようになっている。

第１図には上記トレース回路１０の詳細な構成が示され
る。このトレース回路１０は、トレース条件を任意に変
更可能であり、しかもスレーブマイクロプロセッサ１８
（第１図参照）におけるプログラムカウンタから順次出
力される一連の命令アドレスをその他のトレース情報と
は独立させてバスサイクル毎に保持するための命令アド
レス保持領域を有し、特に制限されないが、トレースメ
モリ２０．アドレスラッチ回路２１及びアドレス制御部
２２を含んで形成される。

上記トレースメモリ２０には、デバッグ対象プログラム
の実行中宮にトレースするフリーラントレースや予め設
定されたトレース条件項目をトレースするサンプリング
トレースを可能とするため、上記スレーブマイクロプロ
セッサ１８の制御状態を格納し得る制御状態格納領域と
、上記の命令アドレス保持領域が形成されている。そし
てこのトレースメモリ２０は、スレーブバス１６を形成
するスレーブアドレスバス１６ａ、スレーブデータバス
１６ｂ、スレーブコントロールバス１６ｃ。

及びマスタバス１７を形成するマスクアドレスバス１７
ａ、マスタデータバス１７ｂ、マスタコントロールバス
１７ｃに結合されている。

トレースメモリ２０の書込みアドレス制御は、スレーブ
マイクロプロセッサ１８のバスサイクルに同期してアド
レス制御部２２によって行われる。

上記制御状態格納領域へ書込まれるデータはスレーブア
ドレスバス１６ａ、スレーブデータバス１６ｂ及びスレ
ーブコントロールバス１６ｃより取込まれ、また上記命
令アドレス保持領域へ書込まれるデータは、アドレスラ
ッチ回路２１を介してスレーブアドレスバス１６ａより
取込まれるようになっている。このアドレスラッチ回路
２１は。

スレーブアドレスバス１６ａとトレースメモリ２０との
間に介在され、命令フェッチサイクル毎にその保持出力
値すなわちアドレス情報を書換えて保持する機能を有し
、このアドレスラッチ回ｉ＃８２１の保持出力値が上記
トレースメモリ２０に伝達され、それが上記命令アドレ
ス保持領域へ書込まれるようになっている。ここでこの
アドレスラッチ回路２１が本発明におけるアドレスラッ
チ手段に該当する。そしてアドレスラッチ回路２１のア
ドレス情報書換えは、スレーブコントロールバス１６ｃ
の１ビット信号ラインに載せられるＬＩＲ（Ｌｏａｄ　
　Ｉｎｇｔｒａｃｔｉｏｎ　　Ｒｅｇｉｓ　ｔ　ｏ　ｒ
）信号がアサートされる毎に行われる。

このＬＩＲ信号は、現在実行中のサイクルがオペコード
フェッチサイクルであることを示し、従ってこのＬＩＲ
信号がアサートされる毎に上記アドレスラッチ回路２１
の保持出力を書換えることにより、そのときスレーブマ
イクロプロセッサ１８によって実行される命令アドレス
すなわちプログラムカウンタの値が上記トレースメモリ
２０に伝達される。このトレースメモリ２０の内容は、
マスタマイクロプロセッサ１２の制御下で読出すことが
でき、必要に応じてシステム開発装置１のＣＲＴデイス
プレィやその他の適宜の表示手段に表示される。

上記実施例によれば以下の作用効果を得ることができる
。

（１）スレーブマイクロプロセッサ１８内のプログラム
カウンタから順次出力される一連の命令アドレスが、他
のトレース情報とは独立してバスサイクル毎にトレース
回路ｌｏ内の命令アドレス保持領域に格納されるように
なっているので、このトレース結果よりバグを発見すれ
ば、誤ったデータを書込んだ命令のアドレスを直ちに知
ることができ、これによりプログラム修正を速やかに行
うことができるのでソフトウェアデバッグ効率向上が図
れる。

（２）サンプリングトレース例えばライトサイクルのみ
のトレースの場合、書込み先のアドレスはトレースされ
るが、そのライト命令のアドレスはトレースされないた
め、上記（１）の効果は、ライトサイクルのみのトレー
スを行う場合に特に顕著となる。

（３）また、命令フェッチサイクル毎にアドレスを書換
えて保持するアドレスラッチ回路２１を設け、このアド
レスラッチ回路２１の保持値をトレースメモリ２０に伝
達することにより、上記命令アドレス保持領域への命令
アドレス格納を容易に実現できる。

以上本発明者によってなされた発明を実施例に基づいて
具体的に説明したが１本発明は上記実施例に限定されず
、その要旨を逸脱しない範囲において種々変更可能であ
る。

例えば上記実施例ではスレーブコントロールバス１６ｃ
よりアドレスラッチ回路２１に１ビツトのＬＩＲ信号を
直接取込むようにしたが、スレーブマイクロプロセッサ
１８の種類によってはこのＬＩＲ信号が直接出力されな
い場合、例えば命令フェッチサイクルが特定のコードで
示される場合があり、かかる場合には、スレーブコント
ロールバス１６ｃとアドレスラッチ回路２１との間に、
当該特定コードをデコードして上記ＬＩＲ信号若しくは
これと等価な信号を生成するデコーダを介在させるとよ
い。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記の通りである。

すなわち、スレーブマイクロプロセッサ内のプログラム
カウンタから順次出力される一連の命令アドレスが、他
のトレース情報とは独立してバスサイクル毎にトレース
回路内の命令アドレス保持領域に格納されることにより
、このトレース結果からバグを発見すれば、誤ったデー
タを書込んだ命令のアドレスを直ちに知ることができ、
ソースリスト上の命令と対応させることができるので。

プログラム修正を速やかに行うことができ、ソフトウェ
アデバッグの効率向上を図ることができる。

このような効果は、トレース条件指定によるサンプリン
グトレース例えばライトサイクルのみのトレースの場合
に特に顕著となる。

【図面の簡単な説明】

第１図は本発明の一実施例であるエミュレータの主要部
構成ブロック図、 第２図は本発明の一実施例であるエミュレータのブロッ
ク図である。 １０・・・トレース回路、１６・・・スレーブバス、１
７・・・マスタバス、１８・・・スレーブマイクロプロ
セッサ、２ｏ・・・トレースメモリ、２１・・・アドレ
スラッチ回路。

Claims (1)

1. 【特許請求の範囲】 １、ソフトウェアデバッグ対象とされるプログラムをエ
   ミュレーション用マイクロプロセッサに実行させ、該プ
   ロセッサの制御状態をトレース回路に格納することによ
   ってソフトウェアの開発支援を可能とするエミュレータ
   において、上記トレース回路は、プログラムカウンタか
   ら順次出力される一連の命令アドレスをその他のトレー
   ス情報とは独立させてバスサイクル毎に保持するための
   命令アドレス保持領域を含むことを特徴とするエミュレ
   ータ。 ２、上記トレース回路は、命令フェッチサイクル毎にア
   ドレスを書換えて保持するアドレスラッチ手段を備え、
   その保持値を上記命令アドレス保持領域に格納する請求
   項１記載のエミュレータ。 ３、上記トレース回路はトレース条件を任意に変更可能
   とする請求項１又は２記載のエミュレータ。